光Chiplet有望突破铜互连的带宽、功耗和传输距离限制，但将光子技术应用于先进封装比简单地用一种信号介质替换另一种信号介质要困难得多。

随着光器件与硅的集成度不断提高，它们逐渐成为一个紧密耦合的物理系统的一部分，其中热量、应力、电磁效应、对准和验证等因素相互作用。因此，光子学不再仅仅是组件层面的选择，而是一个系统层面的架构问题，涵盖了芯片、封装、互连和系统堆栈等各个方面。

目前，半导体公司正将光子集成电路（PIC）与高性能处理器、交换机和存储器芯片封装在同一芯片中，以取代共封装光学（CPO）方案中的传统铜互连。与此同时，商业化设计也日益普及，超大规模数据中心和主要硬件开发商已将光Chiplet架构应用于人工智能数据中心的初始生产和部署阶段。数十项专业专利和正在研发中的原型产品证实，光引擎正从研究概念走向产品成熟。

为了加速光Chiplet的普及应用，台积电推出了紧凑型通用光子引擎（COUPE），这是一个用于大规模生产光Chiplet的开放式基础设施。与传统的将电子集成电路（EIC）和光子集成电路（PIC）并排放置在基板上不同，台积电采用了垂直堆叠的方式。电子控制芯片直接堆叠在光Chiplet之上，并通过混合键合技术连接，该技术以铜对铜连接取代了传统的焊球。台积电表示，垂直堆叠芯片可以缩短信号传输距离，将寄生电阻降至接近于零，降低数据传输功耗高达85%，并优化高密度人工智能集群的服务器空间。

如今的挑战不再是光子技术是否应该应用于Chiplet系统，而是它应该位于何处，与逻辑电路的距离应该多近，以及封装的多少部分需要围绕它进行协同设计。光学元件离处理单元越近，延迟就越低，传输信号所需的能量也就越少。但这同时也使光信号更容易受到热漂移、机械应力、电磁耦合以及验证漏洞的影响，而这些问题无法通过逐个Chiplet来解决。

“芯片架构师不能把它看作一个独立的芯片，” Cadence的杰出工程师兼 Virtuoso 平台架构师 Gilles Lamant 指出。 “现在大家都采用混合键合技术，情况就更糟了。混合键合技术会缩小电子芯片和光子芯片之间的距离，中间没有任何中间层。因此，在这种新系统中，光子芯片既是干扰源又是受害者，而且存在很多散热方面的考量。中间层起到绝缘体的作用。以前，这些部件需要焊接焊球。现在这些都消失了，所以从热学的角度来看，你不能再孤立地看待这两个芯片了。这种相互作用是双向的，很多人忽略了这一点。光子芯片会产生大量的热量，而热量会给电子元件带来问题，包括加速老化。从这个意义上讲，光子芯片会对电子芯片造成干扰。此外，两者之间的界面也会产生应力。光子器件通常对温度非常敏感，设计人员经常使用热调谐来调整波导特性。但这同时也意味着，光子侧的任何温度变化都可能成为问题。这确实是双向的，所以才需要将这两个芯片一起设计。”

除了台积电之外，英特尔晶圆代工、格罗方德、意法半导体和Tower Semiconductor目前也在生产光子芯片。Lamant指出，在欧洲，意法半导体正在推行一种混合键合策略，即在光子集成电路（EIC）之上叠加一层光子集成电路（PIC）。

拉曼特指出：“最棘手的问题是系统层面的问题。这并非什么魔法，只是数据量巨大，处理这些数据非常困难。”

光子芯片已与传统硅芯片一同出货。“[这些芯片采用]异构组件形式——计算芯片、用于SerDes、驱动和控制的EIC以及用于调制和检测的PIC，与标准互连芯片共同封装，” Axiomise首席执行官Ashish Darbari指出。“Ayar Labs的TeraPHY提供符合UCIe标准的电接口和8Tbps的双向光带宽。Alchip和Ayar Labs在台积电COUPE平台上的演示表明，每个加速器通过标准UCIe接口可实现高达100Tb/s的带宽，而拥有超过120个成员的UCIe联盟将光互连视为核心垂直行业。”

因此，这演变成了一个芯片规格爆炸式增长的问题，并且在验证方面又增添了一层复杂性。“现在，一个芯片边界变成了物理域转换，”Darbari解释道。“数字方面比较容易处理。我们对芯片协议进行形式化验证，而UCIe适配器正是形式化方法能够详尽证明不存在死锁和协议违规的地方。但其背后的光子系统目前还没有类似的规范。这种不对称性——一个经过形式化验证的电气合约包裹着一个非正式规范的光子系统——应该引起系统架构师的关注。”

那么，光子芯片究竟是如何与传统硅芯片一起集成到Chiplet中的呢？西门子EDA部门Calibre nmDRC应用产品管理总监John Ferguson解释说，一般来说，光子芯片的放置方式与其他任何芯片在3D-IC组件中的放置方式相同。“但是，我们需要仔细考虑如何将光信号转换为电信号，反之亦然；此外，为了避免因热应力和机械应力导致信号失真，光子芯片的放置也需要更周密的规划。”

据Arteris战略营销副总裁 Guillaume Boillet 介绍，光子芯片可以理解为封装中的另一个芯片，它恰好使用光而非电子进行通信。实际上，只要另一端的芯片间控制器使用片上网络 (NoC) 已支持的协议，该链路对片上网络而言基本透明。“对于芯片架构师而言，有趣的转变在于，当光信号能够跨越比电信号更远的距离时，系统的实际覆盖范围将得到扩展，多芯片设计也将朝着更大、更分布式的拓扑结构发展。展望未来，片上光互连是一项值得关注的新兴技术，因为它将要求整个行业的 NoC 架构能够与其原生集成，同时又不降低系统其他部分所依赖的延迟。”

此外，在2.5D架构中，计算、存储、电子接口和光子芯片并排放置在硅中介层、有机衬底或先进的重分布层上。“这是一种更成熟、风险更低的方案，因为它复用了标准的中介层/RDL工艺，而且光子芯片还可以与不同的计算芯片重复使用，”光子物理学家兼研究员、 ChipAgents董事会成员兼顾问John Bowers指出。 “但是，EIC 到 PIC 的电气走线长度会增加寄生电容和电感，从而限制调制器的驱动速度。在 3D 实现中，可以使用微凸点、铜-铜混合键合或其他细间距互连技术，将电子接口芯片直接键合到光子芯片的上方或下方。这样可以将驱动电路和调制器/光电探测器之间的电气连接缩短到微米级，而不是毫米级，从而使设计能够以更低的驱动电压和每比特功耗实现更高的波特率。这正是大多数共封装光器件路线图（英特尔、台积电 COUPE、Ayar Labs、博通）的发展方向。”

此外，在2.5D架构中，计算、存储、电子接口和光子芯片并排放置在硅中介层、有机衬底或先进的重分布层上。“这是一种更成熟、风险更低的方案，因为它复用了标准的中介层/RDL工艺，并且还允许光子芯片与不同的计算芯片重复使用，”鲍尔斯指出。 “但是，EIC 到 PIC 的电气走线长度会增加寄生电容和电感，从而限制调制器的驱动速度。在 3D 实现中，可以使用微凸点、铜-铜混合键合或其他细间距互连技术，将电子接口芯片直接键合到光子芯片的上方或下方。这样可以将驱动电路和调制器/光电探测器之间的电气连接缩短到微米级，而不是毫米级，从而使设计能够以更低的驱动电压和每比特功耗实现更高的波特率。这正是大多数共封装光器件路线图（英特尔、台积电 COUPE、Ayar Labs、博通）的发展方向。”

这是从第一代光子学发展而来，第一代光子学的光学元件是以可插拔模块的形式存在的。

Synopsys产品管理高级总监 Priyank Shukla 表示：“这就是电光转换发生的地方。从侧面看，你会看到一个主机芯片（或者是一个开关），电信号通过 PCB 板传输到一个可插拔模块。这就是我们在实际部署中看到的。然而，你还可以用另一种方式实现插拔，而无需重新调整电子 IC 的时序，因为电信号直接驱动光器件。它仍然是可插拔的，但光驱动是线性的。这是一种节省功耗的方法，因为没有额外的时序延迟。因此，从外形尺寸的角度来看，它们仍然是可插拔的。电子芯片和光Chiplet彼此远离。”

目前正在进行的是近封装光学器件和共封装光学器件的两个集成阶段。“在近封装光学器件中，光学元件被焊接在电路板上，这样你的电信号就会通过电路板来驱动这里的光学器件，”舒克拉解释说。 “现在，该光链路的激光器仍然可以位于可插拔模块中，调制器可以靠近它，驱动器也可以位于近封装光学元件中。这是我们看到的集成第二阶段。我们也看到一些部署集群重视近封装光学元件。就优缺点而言，它更易于维护，但也存在一些设计挑战，例如热漂移。一部分工程师对这种部署方式感兴趣，而另一部分工程师则在考虑共封装光学元件，其中激光器仍然位于外部小型可插拔模块中，但其他组件可以共集成在此处。然后，当您共封装光学元件时，就会出现不同的流程。如何将电气和光学元件集成在一起？是将其放置在边缘之上，还是两者之间存在竞争关系？”

Baya Systems产品副总裁Kent Orthner指出，另一个需要考虑的因素是，光子芯片会成为封装中的另一个芯片单元，但它是一个独特的芯片单元。“计算芯片和存储芯片负责处理数据，而光Chiplet单元主要是一个I/O元件，其任务是获取封装内外的巨大带宽。它通过标准的芯片间接口和物理层（PHY），例如UCIe和BoW进行连接，对于片上网络而言，它就像一个需要供电的高带宽端点。随着业界开始将光学器件集成到计算芯片中，这种情况基本保持不变：光器件在系统中就像是带宽消耗巨大的端点，如何保证它们的带宽供应成为一项挑战。”

最终，这种异构性应该是不可见的。“无论终端是计算芯片、内存芯片还是光I/O模块，网络架构都必须将其视为一等公民，为其提供数据传输。模块化、可拼接的网络架构允许架构师根据系统需要将光I/O模块放置在任何位置，而不是围绕它们来构建整个设计，”Orthner说道。

热挑战光子芯片的热问题使芯片设计更具挑战性。“器件级的热行为，尤其是在硅光子元件（例如环形调制器）中，其谐振频率会随温度漂移，需要主动调节，这更多是光子和封装团队的职责，而非设计团队的职责。这给设计方面带来了一种系统性的矛盾：光控硅（例如调制电路）需要放置在温度较低且热稳定的区域，而封装中最热的部件通常是紧邻其旁的计算逻辑，”Orthner说道。“热问题将互连布局变成了一个协同优化问题——高活动开关会产生热量，而你不希望这些热量集中在对热敏感的硅附近。软件定义架构有所帮助，因为你可以模拟架构热点的位置，并在确定硅片之前尽早探索布局权衡，而不是在布局设计阶段才发现热冲突。我们不调整光学器件，但我们可以将热问题作为架构探索中的首要变量。”

鉴于这些挑战，这是否意味着光Chiplet不适合集成到Chiplet中呢？未必如此。“即使在电子电路中，热效应通常也是系统性能的限制因素。这就是为什么我们看到了诸如玻璃基板之类的新型封装技术，”是德科技EDA高级副总裁Niels Faché表示。“如果温度不能超过85摄氏度，除非散热，否则功率放大器可能只能产生几瓦的功率。仅仅依靠自然对流是不够的。如果使用流体散热，可以将温度限制提高一个数量级，并有效地消除热效应作为系统性能限制因素的影响。在光电系统中，情况也是如此。热管理至关重要，因为数据速率和集成度都非常高，热效应会成为限制因素。你不仅需要对其进行建模，还必须开发能够有效散热的封装技术，以满足这些系统所需的功率水平。”

ChipAgents公司的鲍尔斯解释说，光子芯片的热问题使得Chiplet设计更具挑战性，原因有以下几点。“硅的折射率随温度变化。因此，温度变化会改变光学相位，并使谐振器件的中心波长发生偏移。光子电路可能保持电气连接且完全运行，但由于其谐振不再与激光波长对齐，其光学性能会下降。”

在垂直堆叠结构中，当EIC直接键合到PIC上时，耗散瓦级热量的驱动/SerDes电路与必须保持在工作点附近几分之一度范围内的环形谐振器仅相距几微米。“这与你想要的热力学特性完全相反，尽管它恰恰符合你想要的电气特性（短链路、低寄生效应），”鲍尔斯说道。

激光器的引入增加了热复杂性。“它们的效率、输出功率、波长和寿命都取决于温度。将激光器放置在高功率处理器旁边会增加冷却需求，并在激光波长和光子滤波器对准之间产生反馈。温度变化还会导致封装材料的膨胀率不同。硅、有机基板、玻璃、底部填充物、铜、粘合剂、光纤和 III-V 族材料的热膨胀系数各不相同，”Bowers 指出。“液冷可能会产生陡峭的温度梯度，或者将冷却硬件放置在敏感的光接口附近。冷却方案必须避免对光子芯片或光纤组件施加过大的机械负载，同时还要能够从处理器和激光源中带走热量。光纤耦合和光连接器耦合取决于与光子波导的对准，并且通常与温度有关。但耦合必须在所有工作状态下都保持较高水平。因此，热设计必须涵盖整个系统——芯片堆叠、中介层、基板、盖板、导热界面材料、冷板、光连接器、光纤布线以及气流或液冷环境。”

西门子公司的弗格森表示，热量对光信号的影响可能比对传统电信号的影响更大。“这未必是件坏事，因为这意味着热量也可以用来帮助产生所需的信号特性。加热器通常会与传感器一起嵌入光子芯片中。传感器会检测温度是否会导致不必要的信号失真，如果会，则会向加热器提供反馈，使其进行相应的调整。”

Axiomise公司的Darbari对此表示赞同。“在电子堆栈中，热量会影响性能和可靠性。而在光子芯片中，热量则会影响功能正确性：硅微环的温度漂移约为70至80 pm/°C，最近《先进光子学联盟》（Advanced Photonics Nexus）的一篇评论指出，WDM阵列中即使是轻微的温度变化也会导致足够的漂移和串扰，因此主动热控制已成为标准做法。最主要的热源通常是相邻的计算ASIC，而不是光子芯片本身，因此CPO架构需要热隔离、主动稳定，有时还需要封装级微型冷却器。”

接下来需要考虑三个方面——由于回路是双向的，因此必须对热域、电磁域和机械域进行协同仿真。“芯片布局成为功能规范参数，而散热选择则上升到架构定义层面，”Darbari说道。“对于验证而言，我们可以将正确性视为一种假设-保证契约。封装保证了温度范围。调谐回路保证了锁定在该范围内。EIC中的补偿逻辑是数字化的、安全关键的，并且目前可以使用形式化工具进行验证，而且也应该如此，因为调谐伺服电路中的极端情况错误在现场看起来与物理故障完全相同。”

同样的热力学和验证限制也影响着下一个架构问题，即光学器件相对于电子计算、存储器和控制逻辑的物理位置。

系统中的光Chiplet：数据速率的提升推动了对光子技术的需求。行业正在向太赫兹频率转型；传统的电连接已无法满足需求，这促使了这一转变。“正因如此，在数据中心和人工智能基础设施中，光子技术成为一项至关重要的使能技术，尤其是在处理如此高的数据速率时，”是德科技的Faché指出。“我们仍然会使用集成电路中的电信号进行大量的信号处理，但当我们开始关注系统间的通信时，就会出现从电信号到光信号的转变，传输方式也从电信号转变为光信号。光信号功耗更低、发热量更少，当然，它还能处理极高的数据速率以及所需的整体带宽，因此是一项关键的使能技术。这就是为什么所有超大规模数据中心运营商和整个生态系统都如此重视它的原因。”

然而，由于光波导无法受益于尺寸缩小，光Chiplet往往体积较大。因此，在许多情况下，设计人员会将其放置在堆叠结构的底层。“除了加热器和传感器之外，由于距离较远，逻辑器件通常也可以插入而不会对光学性能产生显著影响，”西门子的弗格森说道。“这些器件可以转换信号，甚至可以作为中介层，将信号从基板传递到上层芯片。上层芯片的放置需要仔细考虑，因为机械应力也会显著影响光学性能。”

在短期内，光通信将处于封装边缘。“共封装的光器件将取代可插拔模块，用于纵向扩展和横向扩展链路——而电器件则负责计算和短距离传输，”Orthner说道。“随着时间的推移，这一边界将向内移动：光器件将逐渐靠近计算，曾经的电器件链路也将转变为光器件链路。最终目标是解耦，光器件将使一个或多个机架像一个拥有池化内存和更大相干或半相干域的大型系统一样运行。贯穿所有这一切的共同点是互连架构：链路跃点可能是芯片内的电器件、芯片间的电器件，或是封装外的光器件，但系统仍然必须呈现一个相干视图。光器件不会取代互连架构；它扩展了互连架构的范围，而最终胜出的互连架构将是那些从一开始就设计为能够从单个芯片无缝扩展到多个芯片的架构——因为这正是光器件推动的转变。”

黄仁勋在2026年台北国际电脑展上说得好：“凡事都用光学器件，凡事都用铜。” 这种模式是基于邻近性的共存，而非替代。

Darbari表示：“NVIDIA的Rubin平台仍然使用铜线实现机架内NVLink连接。采用共封装光纤的NVLink连接预计将于2028年左右随Feynman芯片推出。封装内互连距离将无限期地保持电连接。真正转向光纤连接的是封装间互连和机架级互连，而机架间互连一直以来都是光纤连接。新的变化在于，这不再是芯片设计完成后才做出的网络决策。光纤与ASIC的接近程度现在是影响功耗和延迟的主要因素，因此计算芯片、封装和互连必须从一开始就进行协同设计，而协同设计中的每一个边界都应作为一份合同，必须精确定义以便验证。”

最后，对于希望将光学技术融入项目的芯片架构师来说，可以从以下几个方面入手。

Darbari建议从交通模式入手，而不是从技术入手。 “如果你的瓶颈在于封装长度，可以考虑CPO或NPO芯片。机架到机架的连接已经是原生光通信。将互连视为一项标准决策。基于UCIe电光边界进行架构设计，你可以采购合格的芯片IP作为光子引擎，而无需在内部构建光通信方面的专业知识。然后，将验证和热处理工作作为架构工作预算，而不是最终验收预算。像任何协议合同一样严格地规定电光边界——引擎保证什么，在什么热条件下，误差范围是多少。在我们针对芯片接口的形式化验证工作中，最严重的错误出现在两个团队都假定对方已指定行为的边界处。跨越公司边界的电光边界会使这种风险成倍增加。同时，验证现在可验证的内容。EIC控制逻辑、UCIe接口和调谐状态机都是数字化的，可以使用当今的形式化工具进行验证。不要等到光子验证达到数字级成熟度才进行验证。尽早参与，并运用形式化验证的规范方法来塑造供应商的需求。”早在工具出现之前就需要很多年才能实现。”

与此同时，Orthner建议从系统层面而非设备层面入手。“首先对数据流进行建模——带宽、延迟和能耗预算——并确定哪些链路确实需要离开封装。这些就是你的光纤候选方案。然后，对流量进行分类。哪些是缓存一致性且对顺序敏感的流量，哪些是批量流式传输？只有在完成这些之后，考虑具体的光子组件才有意义。从一开始就将互连视为一级设计对象，让它告诉你光纤应该放在哪里。不要一开始就问‘我应该把光纤放在哪里？’而是要先绘制数据实际的传输路径，然后优化端到端吞吐量，使网络架构能够以线速为光链路供电，而不是让光链路带宽不足。软件驱动的探索可以让你在几个小时内尝试这些权衡方案——端口数量、拓扑结构、光纤I/O的连接位置。在确定布局方案之前，务必验证互连的构造是否正确。”

对于鲍尔斯来说，硅光子技术有望应用于所有高容量交换芯片、高速GPU、TPU或处理器以及高带宽内存，这令人兴奋。“在着手PIC设计之前，首先要明确你需要光学器件的原因。是为了提高封装边缘的带宽密度（芯片间扩展），还是为了实现超越电路板的传输距离（机架级），亦或是为了在给定数据速率下提高功耗？答案决定了你的产品面向哪个层级。而这些不同的层级涉及截然不同的设计问题，需要不同的合作伙伴和时间安排。”