随着微芯片内部晶体管尺寸的不断缩小，连接它们的金属导线正日益成为实现更快、更节能芯片的一大障碍。更细的导线电阻更大，而导线间更小的间隙会增加相邻信号之间的干扰。这些影响会阻碍数据传输并增加能耗——这种问题被称为互连瓶颈，在数据密集型人工智能处理器中尤为突出。

由新加坡国立大学（NUS）设计与工程学院材料科学与工程系教授、同时也是理学院物理系教授的巴巴罗斯·奥兹伊尔马兹（Barbaros Oezyilmaz）领导的一个团队，开发出一种原子级薄的非晶碳薄膜，这或许有助于缓解这一瓶颈。

该薄膜在厚度低至0.8纳米时仍能保持1.35的介电常数（k值）。它还能承受强电场，并阻止铜离子穿过。

“这是一个存在了 20 多年的材料瓶颈：虽然晶体管技术发生了根本性的变化，但基本的铜互连平台却基本保持不变，现在已成为将进一步缩小尺寸转化为实际性能和能源收益的主要障碍之一，”Oezyilmaz 说。

目前的芯片设计采用不同的材料来绝缘铜线并防止铜扩散到周围的绝缘层中。将这两种功能集成到同一薄膜中，可以为更宽的铜线腾出更多空间，从而降低电阻，有助于更快地传输数据并降低能耗。

就像神经元网络在大脑的不同区域之间传递生物信号一样，互连线（主要由铜制成的微型导线）允许数据在芯片的各个部分之间传输。

为了限制紧密排列的信号路径之间的干扰，每根铜线都通过一种称为介电层的绝缘材料与其相邻铜线隔开。介电层的k值衡量其对电场的响应强度。较低的k值可以减少相邻信号之间的干扰。随着互连线间距缩小到10纳米以下，行业路线图要求k值低于2。

许多低介电常数材料含有孔隙，这些孔隙会降低其介电常数，但也会削弱材料强度，使得制备超薄薄膜极具挑战性。另一方面，密度较高的材料强度更高，但介电常数往往也更高。新加坡国立大学团队研发的碳膜是非晶态的，这意味着其原子排列没有规律性。在0.8纳米至2.7纳米的厚度范围内，其介电常数始终保持在1.35左右，即使厚度小于1纳米，也远低于行业目标值。

“碳可以以多种形式导电，因此乍一看似乎不太可能成为绝缘体，”论文共同第一作者、新加坡国立大学CDE材料科学与工程系及新加坡国立大学先进二维材料中心（CA2DM）的杜志达博士说道。“在我们的薄膜中，原子是随机排列的。这种无序性限制了电子对电场的响应自由度，即使薄膜非常薄，其导电系数k值也能保持较低水平。”

低介电常数材料只能解决问题的一部分。随着时间的推移，铜会从导线迁移到周围的绝缘层中，形成意外的导电通路，最终导致器件失效。因此，芯片制造商会添加一层单独的阻挡层（通常由氮化钽制成）来固定铜。这层阻挡层会占用一部分原本用于导线的有限空间。

在加速测试中，仅0.8纳米厚的碳膜就能阻止铜离子穿过。在典型工作电场下，其预计失效时间超过了行业10年使用寿命的基准，并且是氮化钽相应预期寿命的100多倍。

“这种薄膜在同一层中同时实现了低介电常数绝缘层和铜阻挡层，”共同第一作者、新加坡国立大学物理系高级研究员兼CA2DM研究员Artem Grebenko博士补充道。“在如此小的尺寸下，每一纳米的零点几都至关重要，而将这些功能结合起来可以为铜线本身腾出更多空间。”

这种薄膜在失去绝缘性能之前，能够承受每厘米28-31兆伏的电场，其绝缘强度约为非晶态氮化硼的四倍。该团队制备的其他厚度至少为1.4纳米的薄膜也能将不必要的电流泄漏控制在低功率晶体管运行所需的限值以下。这些薄膜的硬度约为100吉帕斯卡，至少是二氧化硅的10倍。

研究团队采用化学气相沉积法制备了碳膜，该方法利用气体在表面发生反应形成固体薄膜。该工艺在低于300摄氏度的温度下进行，并将薄膜直接沉积在二氧化硅、铜和钴衬底上。研究人员在4英寸晶圆上实现了均匀生长，并在图案化结构的侧壁和拐角处也实现了均匀生长。

这项工作建立在该团队2020 年发表在《自然》杂志上的关于稳定、独立单层非晶碳的报告之上，并且是国家研究基金会 (NRF) 竞争性研究计划支持的更广泛计划的一部分。

该团队还开发并保护了源自这项研究的知识产权，目前正致力于将该材料从实验室测试推向半导体制造领域。2026年4月，新加坡国立大学与台积电正式启动研究合作，评估该材料在超低介电常数绝缘和芯片制造方面的应用。

三个月后，该团队启动了一项国家研究基金会中央差距基金项目，旨在扩大其低温紫外线辅助沉积工艺，并解决集成、可靠性和可制造性问题。

“我们的下一步任务是将这种性能转化为与行业相关的晶圆，并确定如何将这种薄膜融入现有的芯片制造工艺中，”Oezyilmaz补充道。“通过中央差距基金项目以及我们与台积电的合作，我们将测试其长期可靠性、规模化稳定性以及与既定制造标准的兼容性。”