随后，三星电子公司展示了其最先进的内存硬件，并宣称其性能和能效均有所提升，旨在超越竞争对手 SK 海力士公司和美光科技公司，赢得长期市场主导地位。

三星在一份声明中表示，这款新系统将高带宽内存垂直堆叠在人工智能加速器之上，性能约为下一代HBM5的八倍。该系统采用先进的晶圆键合技术，内存密度也将达到HBM5的十倍以上，同时还支持定制化设计。三星计划在今年下半年提高HBM4的产量。目前尚未公布HBM5或这项未来技术的具体时间表。

在规模近万亿美元的存储器市场竞争异常激烈之际，三星正与SK海力士（该公司在人工智能存储器热潮中率先占据了主导地位）以及美国美光科技展开激烈角逐。随着这些存储器巨头竞相争夺利润丰厚的数据中心合同并扩大生产规模，抢先于竞争对手推出下一代架构已成为赢得重要客户的关键。

这款名为 zHBM 的新系统凸显了三星致力于成为人工智能时代端到端基础设施提供商的努力。该公司还推出了基于其 V-NAND 技术的下一代 NAND 解决方案 zNAND-O，据称该方案能更好地支持实时、数据密集型人工智能应用。

三星还推出了业界首款V10 BV-NAND架构，该架构采用全新的晶圆键合技术，拥有超过400层。与上一代产品相比，存储密度提升了近60%，同时读写速度也得到了提升。除了硬件方面的突破，三星还展示了产品路线图，其中包括下一代内存处理芯片和高容量企业级存储解决方案。

凭借在DRAM、NAND、企业级存储及相关先进半导体技术领域的广泛专长，三星展示了其最新的AI内存产品组合和技术路线图，包括zHBM和zNAND-O概念模型的预览、业界首创的拥有400多层的V10 BV-NAND，以及一系列旨在推进未来AI基础设施发展的综合解决方案。

该公司还推出了 V10 BV-NAND，这是一种采用全新晶圆键合技术的架构——这在业内尚属首次。

在 2026 年 FMS 展会上，三星发布了业界首款 zHBM 和 zNAND-O 概念模型，展示了其对下一代 3D 存储架构的愿景。

zHBM 专为高级 AI 计算而设计，它采用了一种新的内存架构，将 HBM 垂直堆叠在 AI 加速器正上方，突破了 HBM 与处理器并排放置的传统设计。

zHBM 通过最大限度地缩短 AI 处理器和内存之间的数据传输距离，旨在提供更高的带宽和更高的能效，从而实现大规模 AI 训练和推理所需的超快速数据处理。

采用 zHBM 的下一代接口系统有望实现 HBM5 约八倍的性能。借助下一代晶圆键合技术，zHBM 的存储密度可达到 HBM5 的十倍以上，同时能效提高三倍，热阻降低一半以上，从而最大限度地提高高容量、高带宽系统的稳定性和能效。

zHBM 还支持客户定制设计，可将定制 IP 集成到存储器和 AI 加速器之间的中间层，以扩展存储器容量并提高加速器性能。

三星计划通过与客户的紧密合作，进一步优化人工智能处理器和内存（通过 zHBM）的集成，以最大限度地提高人工智能系统的性能。

该公司还推出了基于其V-NAND技术的下一代高性能NAND解决方案zNAND-O，目前正在开发四层和八层版本。zNAND-O兼具高空间利用率、更佳的I/O性能和低延迟，专为支持实时、数据密集型AI应用的边缘AI环境而优化。

三星发布了采用全新键合式V-NAND架构的V10 BV-NAND闪存。此次发布距离该公司在2013年闪存峰会上推出业界首款V-NAND技术已过去了13年，标志着该公司在NAND闪存创新领域又迈出了重要一步。

V10 BV-NAND 拥有超过 400 层，在显著提升存储密度的同时，实现了更高的性能和能效。三星通过应用晶圆键合技术堆叠存储单元，使存储密度比上一代产品（V9）提高了约 58%。

除了增加层数之外，V10 BV-NAND 还提高了读取、写入和 I/O 性能，优于上一代产品，支持高性能、高容量的 NAND，以满足未来人工智能系统和应用的需求。

三星还展示了其最新的 AI 内存和存储产品组合——包括 HBM4E、HBM5、LPDDR5X-PIM 和 PM1763——重点介绍了其下一代 AI 计算和数据中心基础设施的路线图。

继2 月份采用其 1c DRAM 和 4 纳米 (nm) 基片技术实现业界首次大规模生产 HBM4 之后，三星于 5 月份率先开始向全球客户交付 HBM4E 样品，巩固了其在下一代 HBM 领域的领先地位。

除了 HBM4E 样品和 HBM5 型号外，该公司还展示了其 LPDDR5X-PIM，这是业界首款采用内存内处理技术的 LPDDR 内存。这项新解决方案旨在内存内部进行数据处理，从而提高数据传输效率并降低功耗。

与此同时，铠侠（Kioxia）和闪迪（SanDisk）利用正在举行的FMS大会正式发布了最新的BiCS10 3D QLC NAND闪存芯片。该芯片拥有全球最高的面密度，旨在为数据中心级高容量固态硬盘提供解决方案，以最大限度地提高数据中心的存储密度。这款新型芯片的推出，紧随铠侠和闪迪此前联合推出的BiCS 3D TLC NAND闪存芯片之后，后者面密度超过29 Gb/ mm²。

据介绍，铠侠CM10芯片的技术基础是其“第十代BiCS FLASH”，即第十代位成本可扩展3D NAND堆叠技术。第八代芯片垂直堆叠218个存储单元，而BiCS10采用CMOS键合阵列（CBA）架构，实现了332层堆叠。在该架构中，逻辑电路和存储单元阵列在不同的晶圆上制造，然后键合在一起。这种分离使得逻辑层可以使用针对电路优化的先进CMOS工艺制造，而存储阵列则可以专门针对密度进行优化。与必须在同一晶圆上制造逻辑电路和存储单元阵列的设计相比，这在结构上具有优势。

因此，其每芯片位密度达到 1 太比特，每平方毫米位密度达到 29 吉比特，比 BiCS8 提升了 59%。CM10 系列的容量范围从 1.60 TB 到 61.44 TB，具体取决于外形尺寸。读取密集型型号的额定 DWPD 为 1，而混合用途型号的额定 DWPD 为 3。DWPD 表示在保修期内，硬盘每天可以重写的总容量的次数。

从推理基础设施的角度来看，提高密度与提高速度同等重要。更高的位密度意味着每个机架单元和每个驱动器可以存储更多的键值缓存。这意味着基础设施团队可以用更少的物理驱动器、更低的功耗、更少的散热和更小的安装空间，来确保支持特定上下文窗口所需的容量，而这比上一代闪存要少得多。

在FMS展会上，铠侠（Kioxia）和闪迪（Sandisk）联合推出的BiCS10 3D QLC NAND闪存芯片面密度高达37 Gb/mm²，是迄今为止全球正式发布的面密度最高的3D NAND存储芯片。该芯片拥有332个有源层，接口速度高达4800 MT/s，并具备独立命令地址（SCA）功能。但制造商并未透露该芯片的实际容量。通常情况下，假设其存储单元数量和芯片尺寸与上个月发布的1Tb BiCS10 3D TLC NAND芯片大致相同，那么这款新型存储芯片的容量应该为1.33 Tb，但这只是我们的推测。

这款全新的 BiCS10 3D QLC NAND 闪存芯片拥有创纪录的存储密度，专为数据中心级固态硬盘 (SSD) 而设计，旨在通过闪存的高速 I/O 实现高容量和出色性能。由于此类应用也力求降低功耗，铠侠 (Kioxia) 和闪迪 (Sandisk) 还采用了其电源隔离low-tapped终端 (PI-LTT： power-isolated low-tapped termination)技术，该技术旨在降低高速输出驱动器的功耗，同时又不牺牲信号完整性。

由于铠侠和闪迪采用最新的BiCS10工艺技术生产BiCS10 3D QLC NAND闪存芯片，它们不仅实现了创纪录的比特密度，而且一旦良率达到目标水平，其成本也将低于竞争对手的高密度3D QLC NAND芯片。因此，这两家公司将能够以低于竞争对手的价格提供超大容量固态硬盘，或者在价格相近的情况下获得更高的利润率。

“通过重新定义 QLC NAND 的性能和效率范围，我们的第十代BiCS QLC 3D 闪存在密度、带宽和能效方面实现了同步提升，并为高容量闪存存储建立了一种新的范式，为下一代基础设施应用提供了可扩展的基础，”SanDisk 首席技术官 Alper Ilkbahar 表示。

Kioxia 和 Sandisk 计划主要将他们的 BiCS10 3D NAND 设备用于数据中心级存储（即：需要容量和性能的面向 AI 的 SSD），因此，我们是否会在不久的将来在客户端 SSD 上看到此类 IC 还有待观察。

除了上述厂商，Marvell和英伟达也发不了新的内存解决方案。

首先看Marvell，他们发布了一个Photonic Fabric技术，利用光子架构内存模块、光子架构网卡和光子架构芯片是用于人工智能推理的多机架光共享内存架构的基础组件。它可在多个 XPU 和机架之间创建新的共享内存层，连接距离可达 50 米，从而实现高达 32TB 的热 KV cache卸载，并具有高带宽和极低延迟。通过扩展人工智能集群的内存访问，并使 KV cache能够从共享内存层而非存储中加载，光子架构有助于提高推理吞吐量，支持更大的模型和更长的上下文长度，并在现有数据中心空间和功耗范围内提供高达 2-3 倍的token吞吐量，从而提高token效率。

Marvell表示，当今的AI内存架构并非为满足现代工作负载所需的大规模推理而设计。直接连接到GPU的高带宽内存（HBM）可提供卓越的性能，但价格昂贵且容量有限。系统DRAM提供更大的内存池，但无法经济高效地与所有加速器同步扩展。NVMe SSD容量充足，但其延迟使其不适合服务于活跃的推理工作负载。

这一挑战在大型语言模型中尤为突出，因为不断增长的KV cache必须保持易于访问，以避免重复计算先前的token。将这些缓存完全保存在 HBM 中成本过高，而将其移至存储介质则会引入延迟，从而降低token生成性能。最终导致 GPU 越来越多地将宝贵的计算周期用于等待数据，而不是执行推理。

要应对这一挑战，需要扩展 AI 内存层次结构，增加一个新的中间层，以提供通常由存储设备提供的更大容量，同时保持与计算更接近的状态，延迟非常低，非常接近直接连接的内存。

Marvell 光子结构存储器设备通过新的共享内存层扩展了传统的 AI 内存层次结构，弥合了 DRAM 和存储之间的差距，从而实现了更高容量、更低延迟的 AI 推理。

据介绍，Marvell Photonic Fabric 技术为 AI 推理引入了一种全新的光连接架构，可在 AI 基础设施中实现共享内存层。该平台基于 Marvell Photonic Fabric 内存模块、Photonic Fabric 网卡和 Marvell Photonic Fabric 芯片构建，支持跨多个 AI 机架（最远可达 30 米）的内存共享，使超大规模数据中心能够在不按比例扩展计算资源的情况下显著增加可用内存。

该平台的核心是业界首款将光I/O集成于硅芯片中央的系统级芯片。专为AI内存解耦而设计，每个PFMM最多支持8个DDR5 DIMM，并配备72GB HBM缓存和7.2 Tbps光链路带宽。该架构可在多个机架上实现约350纳秒以内接近NUMA的内存访问速度，使AI加速器能够访问更大的内存资源，而无需像传统外部存储系统那样产生延迟。

作为 PFMM 的补充，PF-NIC 提供 CXL 3.1 和 PCIe Gen 6 光网络接口，用于将 AI 服务器连接到共享内存架构。PFMM 和 PF-NIC 的结合，使第三方共享内存设备能够支持不断增长的KV cache、更大的模型上下文以及日益苛刻的推理工作负载，同时保持与现有 AI 软件框架的兼容性。

在FMS大会上，英伟达宣布开源其cuFile应用程序编程接口（API）及其底层垂直存储软件栈。该软件栈不仅允许CPU直接读写存储设备，也允许GPU直接读写存储设备。cuFile利用数十万个GPU线程、高速高带宽内存和其他技术，能够在微秒级的时间内安全地访问存储设备中的数据。这标志着业界正在基于Linux最佳实践，统一构建一个以安全为先的存储栈，从而实现GPU与数据之间的互操作性。

英伟达表示，它正与存储行业的领军企业共同通过一项名为“Storage-Next”的计划，优化内存和存储解决方案。这项由英伟达主导的计划汇集了存储设备制造商、控制器供应商、散热设计、冷却和编排运营商以及标准制定机构，旨在就GPU驱动的存储应如何运行达成共识，并将这些进展转化为可互操作的开放行业标准。Storage-Next计划涵盖了40多家领先的存储和闪存供应商，包括DDN、铠侠和美光等，它们都与英伟达携手，共同推动下一代AI存储技术的进步。

该计划的核心在于加速大型人工智能数据集的数据访问。为了支持这一目标，英伟达提供了 SCADA（可扩展加速数据访问）框架，该框架允许大规模并行 GPU 直接从存储设备提取应用程序所需的数据到其自身的高速内存中。