混合键合技术已经从研究阶段过渡到生产阶段，但这项成就远没有表面看起来那么完善。

图像传感器和其他晶圆级应用已经证明，经过处理的铜和介电层表面可以大规模可靠地连接。更具挑战性的转变涉及更小的间距、芯片级加工以及集成逻辑、存储和其他功能的产品，这些产品的材料、尺寸和热极限原本就不是完全相同的。

最近发表在《半导体工程》杂志上的一篇文章《如何构建数十亿个凸点》探讨了在晶圆上并行形成混合键合焊盘时，如果上游工艺保持高度一致，并且测试能够弥补逐个检测已完成连接的不切实际性，那么就能实现惊人的互连密度。细间距芯片到晶圆键合继承了所有这些要求，但由于每个芯片都需要作为独立的机械对象进行筛选、处理、对准和放置，因此又增加了一个新的制造难题。

键合本身在多步骤工艺流程的末尾形成，但其良率几乎反映了两个表面接触之前发生的一切。铜凹槽、介电层形貌、颗粒污染、薄膜应力、晶圆形状、芯片厚度、临时键合、清洗、活化和放置等因素都会影响最终的误差范围。每个步骤单独来看可能都可行，但它们的综合变化可能导致无法找到一个能够使表面重复键合的工艺窗口。

正是这些微小偏差的累积，将一个运转良好的流程与一个高产量流程区分开来。虽然耦合机制可能已经建立，但生产取决于整个流程能否在数千次重复中始终保持相同的物理状态，而不会让任何一个变量消耗掉留给另一个变量的余地。

“一旦掌握了方法，接下来的重点就是尽可能保持所有环节的稳定，” Lam Research公司介电材料沉积部门的企业副总裁兼总经理Erik Edelberg说道。“高产量制造的关键在于高产量、晶圆间一致性以及晶圆间的一致性。”

图 1：1 µm 间距混合键合界面的横截面电子显微照片

“大批量生产”一词可能会掩盖混合键合工艺流程中的重要差异。晶圆对晶圆键合只是众多并行工艺之一。它受益于两个图案化晶圆的规则定位，但组合结构的良率取决于两个晶圆的质量和兼容性。芯片对晶圆键合以灵活性为代价，牺牲了并行性，而芯片对晶圆集体键合方法则试图通过同时转移多个芯片来恢复部分灵活性。但随着焊盘尺寸的缩小，集体键合的优势越来越难以保持，因为间距必须能够容忍集体工艺的定位偏差。

因此，精细间距不能仅仅用实验室中展示的最小连接尺寸来定义。具有商业实用价值的间距能够带来足够的布线、功耗或性能优势，从而证明其所需的制造控制是合理的。即使 1 µm 键合仍是需要更长期的工艺和材料目标，6 µm 的逻辑-存储器接口也能创造巨大的系统价值。路线图扩展与生产价值之间的这种差异，决定了精细间距技术可能从何处开始普及应用。

Amkor芯片及FCBGA集成副总裁Mike Kelly表示：“目前主流的最小间距约为6微米。虽然市面上也有将间距缩小至1微米的路线图，但6微米很可能在相当长的一段时间内仍将是商业上可行的选择。”

制造挑战并非随着间距的减小而均匀增加。当焊盘本身宽度仅为几分之一微米时，6微米间距下焊盘重叠的减少可能仅仅是由于放置偏移或局部表面变形造成的，而这恰恰会完全消除重叠。曾经看似松散耦合的工艺开始争夺同样的缩小公差，而键合机精度的提高也无法弥补因应力或翘曲而改变的几何形状。

芯片到晶圆（Die-to-wafer）键合之所以吸引人，是因为它能防止源晶圆上的一个缺陷区域影响到其他所有芯片堆叠的质量。制造商可以在键合前测试芯片，选择良率高的芯片，并仅在需要的地方放置不同类型的芯片。但良率优势是以牺牲并行性为代价的，因为芯片到晶圆组装必须在芯片被分离并暴露于与原始晶圆工艺不同的处理环境后，对每个芯片进行拾取、运输、定向、检测、对准和放置。单独放置虽然牺牲了速度，但它提供了集体方法可能难以保持的精确度，因为焊盘尺寸可能接近工具的放置误差。

“芯片到晶圆的制造工艺既充满挑战又前景广阔，因为即使在逐个放置芯片时产能较低，我们也能确保对准精度，”CEA-Leti 的研究工程师 Melissa Najem 表示。“对于小间距芯片而言，最大的挑战在于对准精度，因此一旦我们解决了对准问题，就能获得更高的电气良率。”

选择合格的芯片可以改变经济效益，但并不能保证最终接口的成功。预键合测试可以验证芯片在组装前的功能，但无法验证尚未形成的连接。后键合电性能测试仍然是接口工作的最直接证据，但此时所选芯片、基片和键合工艺的成本已经产生。过度剔除合格芯片会浪费合格芯片，而使用劣质材料则会使更多累积价值面临风险。大批量芯片-晶圆键合需要足够的表面、形状、电性能和工艺历史数据，以便在最昂贵且不可逆的步骤之前做出合理的决策。

“我们可以进行一些已知质量良好的模具测试，以确定哪些模具真正适合粘合，”纳杰姆补充道。“通过这种方式，我们可以提高生产良率。”

但仅仅提高贴片速度并不能提升产量。随着循环时间的缩短，视觉控制、对准、沉降、表面暴露时间、接触起始和键合波行为等所有环节都必须保持在合格范围内。速度更快的贴合机可能会扩大贴片分布范围或导致活化表面暴露时间不一致，从而提高每小时的标称产量，但同时却会减少生产线上可用的组件数量。

粒子控制技术表明，将混合键合工艺从前端晶圆厂转移到OSAT（外包半导体组装测试）工厂并非简单的设备迁移。领先的晶圆厂本身就拥有完善的基础设施，旨在限制空气污染、控制化学纯度并管理晶圆在高度封闭系统中的移动。而组装工厂则围绕不同的产品、成本结构和工艺历史而建。如果为了后端键合工艺而重建整个前端洁净室，将会抵消将工艺转移到那里的大部分经济效益。

混合键合也赋予颗粒异常的杠杆作用。介电表面必须在键合区域内紧密接触，界面处没有柔性焊料结构或有机填充物来吸收局部障碍物。随着混合键合技术应用于组装环境，这个问题变得尤为突出。目前更实际的应对方法是在键合区域内部或周围创建局部极洁净区，而不是试图将整个OSAT（外包半导体组装测试）流程改造成前端晶圆厂。

“它对任何类型的颗粒污染都极其敏感，因为它本质上是玻璃与玻璃的界面，”安靠公司的凯利说道。“合规性方面没有任何有机物。哪怕只有一个纳米级的颗粒，基本上就能把玻璃掀起来，晶圆上的很多单元都会被毁掉。”

局部清洁度不仅体现在表面接触的瞬间，还必须持续保持。模具在粘合前需要经过单片化、临时粘合、清洁、计量、运输和对准等工序，每一步都可能引入颗粒或使已处理的表面接触到新的污染物。活化表面的使用寿命也使得排队时间成为工艺窗口的一部分，因为即使表面在制备后立即通过了验证，在经过一段不受控制的延迟后，其化学状态也可能发生变化。

清洗也不能简单地视为施加更大的机械力。颗粒越小，就越难在不损坏铜、介电层或底层结构的情况下将其去除，而且化学方法必须能够区分污染物和用于键合的活化表面。因此，表面状态与整个工艺流程密不可分。

“这在化学领域是一个棘手的挑战。一直以来都是如此，因为颗粒越小，粘附性就越强，”三菱化学集团半导体业务全球市场营销和业务发展高级总监桑吉夫·巴特 (Sanjiv Bhatt) 表示。“颗粒越小，粘附力呈指数级增长。你的目标是在颗粒和它所附着的物质之间找到合适的位置。你可以施加机械力或声力来移动它，但关键在于，如果你能找到某种可以削弱界面强度的物质，那么我们就成功移除了它，而这取决于你所面对的分子类型。”

CMP工艺就是这种耦合的一个例子。介电层表面必须足够平整光滑才能建立初始键合，但不能简单地将铜焊盘抛光到理想的室温平面，而不考虑退火过程中发生的情况。铜的膨胀系数大于周围材料，因此需要控制凹槽深度，使焊盘在温度升高时能够熔合。凹槽过深会导致电气连接不完全，而凹槽过浅则会导致过度变形。

“表面形貌和表面化学性质都非常重要，因为你需要将这两个表面粘合在一起，而这些表面通常处于某种活化状态，”Lam Research公司的埃德尔伯格说道。“材料应力也是一个非常有趣的挑战，因为它会影响芯片的整体形状和变形。当然，还有清洁度，因为所有这些因素最终都会汇聚到粘合界面。”

下一个限制因素出现在键合机上，但并非从那里开始。贴片设备对准的是它能够测量的特征，而这些特征的物理位置早已受到薄膜应力、晶圆弯曲、芯片厚度以及用于构建结构的热循环的影响而发生改变。

传统的翘曲规范仅描述了部分翘曲情况。晶圆可能整体翘曲度在允许范围内，但局部形貌或高阶畸变会占用特定区域的重叠裕量。相关的几何形状涵盖多个长度尺度——从低阶翘曲到局部斜率，以及由键合、化学机械抛光 (CMP)、重分布层和材料不匹配等因素引起的芯片级变形——而非单一的平整度数值。

Wooptix公司业务发展副总裁Adam Chuang表示：“我们现在不能再问‘这是否平整’，而应该问的是，哪些形状因素对良率、可靠性、键合、对准和最终系统性能真正重要？平整度必须演变为表面几何形状预算。从几何形状预算出发，我们可以将其分解为基板、封装形状，以及它们如何共同影响整个芯片系统的良率。”

一旦芯片从其源晶圆上分离，这种区别就变得更加重要。单晶化会释放应力，临时键合会再次约束芯片，而减薄则会改变其刚度。因此，呈现在键合机前的几何形状可能与工艺早期测量的几何形状有所不同。芯片在一个参考点上的位置可能正确，但其外部焊盘仍会因缩放、旋转或非线性变形而发生位移。

在最近的iMAPS会议上，英特尔晶圆代工展示了这些变量如何相互作用的一个例子。在Yi Shi描述的测试样品中，增加芯片厚度会降低线性缩放畸变，而增加芯片翘曲则会加剧畸变。该研究还表明，改变键合喷嘴的几何形状会改变方向性畸变模式，并且经过校准的有限元模型能够足够精确地重现实验结果，从而无需为每种组合单独制造测试样品，即可研究键合力、真空时序和其他条件的影响。

这种建模方法改变了制造商对对准控制的思考方式。键合后采集的套刻数据可以分解为刚性放置误差、线性缩放和高阶残差，然后反馈到芯片和键合机的机械模型中。残差模式可能比单一的合格/不合格值更有用，因为它能够识别工艺条件开始发生变化的迹象，从而避免这种变化演变成足以导致大范围开孔的情况。速度更快的生产型键合机仍然需要在重复的芯片放置过程中保持稳定的精度，但它也需要使用局部几何形状始终在工具可校正范围内的来料。

晶圆与临时载体连接时，其几何形状的大部分就已经确定。减薄硅片、模压晶圆和部分封装通常缺乏足够的机械稳定性，无法独立完成背面加工、RDL形成或后续沉积等工序。载体和临时键合材料会成为这些工序的机械参考，即使它们最终都不会保留在成品器件中。

载体的选择也会影响工件在温度升降过程中的响应。玻璃、硅和其他载体材料具有不同的刚度和热膨胀系数，而临时粘合剂则决定了有多少这种位移传递到晶圆上。粘合剂必须足够牢固以防止滑动或分层，但该层也需要足够的柔顺性，以免自身产生过大的应力。

“如果载体晶圆和封装的热膨胀系数不匹配，或者匹配度不够高，最终会导致严重的翘曲，”布鲁尔科学公司先进封装技术战略家哈米德·德拉米表示。“每一步的翘曲都会影响下游的下一步。”

材料要求也会随着工艺流程而变化，因为适用于一种等离子体暴露、电镀化学和介电固化工艺的配方，在另一种工艺流程中可能会因分层、模量过大、脱模不良或脱粘后残留污染物而失效。

总厚度变化为从临时加工到永久良率的转变提供了另一条途径。载体堆叠层上微小的厚度变化会导致光刻焦点偏移、RDL尺寸改变、柱状或焊盘高度变化，并最终导致键合表面出现局部偏移。微凸块可以通过焊料变形来容忍部分偏移，但直接的铜-介质界面几乎没有这种能力。缺乏柔性会导致微小的厚度差异最终导致键合不完整。

“采用混合键合技术，芯片间的距离为零，因此所有部件都是刚性的。介质层是刚性的，铜层是刚性的，整个晶圆都是刚性的，”Derami说道。“如果厚度变化略高于该系统的承受范围，就会出现不键合的情况。中心部分可能键合良好，而边缘部分则不键合，而且没有办法弥补这种差异。没有凸块可以弥补。”

热预算在可形成的键合和键合后产品的稳定性之间设置了另一个界限。介电表面建立初始接触，但退火会强化界面，使凹陷的铜焊盘能够扩展并重构为连续的导电通路。传统的工艺条件可以提供有效的动力学特性，但可能会使成品器件暴露在超出其原始工艺验证范围的温度和应力下，这个问题在集成逻辑、存储、射频、传感器和光子器件的异构堆叠结构中尤为突出。

“为了增强界面处的结合力，并进行我们所说的界面铜重构，我们需要提高温度，”CEA-Leti 的 Najem 说。“通常，施加的温度高于 300°C，一般是 400°C，持续一到两个小时。问题在于，这个温度确实很高，可能与某些应用不兼容，例如存储器。”

因此，低温工艺旨在通过改变表面活化、铜结构、时间和化学成分的组合，实现相同的电学和机械性能。CEA-Leti 报告称，在 100 °C 下对晶圆间测试载体进行退火处理，随后进行形貌和电学表征，结果表明其电阻低、电学良率高。该结果证实了在所报告的测试条件下该工艺的技术可行性，但要实现量产，还需要可靠性数据、特定应用的热循环测试，并确认该工艺在各种进料变化和生产条件下均保持稳定。

正确的目标温度并非能够成功制备单个样品的最低温度。制造商需要的是能够在保证器件集成所需的键合强度、电阻、良率和长期可靠性的前提下，尽可能降低热预算。这个温度范围会因产品和工作负载的不同而存在显著差异，因此，随着应用领域的拓展，通用混合键合方案的可能性也越来越小。

虽然这些控制措施无法保证每个接口都能正确形成，但它们可以预防显而易见的风险。宏观光学检测可以在进行更昂贵的计量、探针测试或键合步骤之前，识别出划痕、边缘损伤、大颗粒、涂层异常和空间热点；而电气测试则可以从另一个角度判断可见的异常是否具有功能意义。

“我们可以在探针测试前或测试后进行测试。我总是喜欢在测试后进行测试，因为这样我就可以看到探针测试的结果，” Microtronic的应用总监 Errol Akomer 说。“根据电学测试结果判断是否合格，与我从光学检测中观察到的结果相比，结果会如何呢？”

一旦建立了这种关系，筛查就可以提前进行，从而减少不必要的探针接触，并防止可疑材料进入更高价值的装配步骤。其目标并非通过宏观检测直接解析混合键合界面，而是将更慢、更昂贵的分析留给真正需要的缺陷。

最终的障碍既是技术性的，也是组织性的，因为相关的工艺窗口现在跨越了供应商的界限。材料公司可能了解清洗剂或临时粘合剂配方对温度和化学性质的反应，而设备公司则了解工具内部的力、时间和局部环境。晶圆厂或OSAT工厂可以看到来料的偏差和最终良率，但每个参与者可能只能从前一个参与者那里获得一个狭窄的规格说明。

当工艺模块之间的接口具有较大的裕量时，这种模式是有效的。但细间距混合键合会缩小这些裕量，以至于需要借助一家供应商资质认证中隐藏的信息才能理解另一家供应商的成果。清洗化学、设备顺序、排队时间、晶圆形状和焊盘设计等因素不再能作为独立的商业模块进行优化。更快的迭代速度需要跨越这些边界实现选择性透明化。

“团队里有化学师、设备师和制造师，他们各自把一个‘黑盒子’交给下一个人。设备师向化学师要一种材料，根据得到的物质开发工艺，然后告诉制造师，‘这是我从黑盒子里得到的解决方案’，”巴特说道。“我们需要的是这些部门之间的透明沟通，这样我们才能更快地迭代，因为不可能存在一个适用于所有情况的通用解决方案。每个工艺都需要一些定制化。”

这种透明度并不意味着企业要放弃其知识产权。它需要提供足够的共享表征信息，以确定材料如何改变设备性能、设备如何改变表面状况，以及这些影响如何体现在电气效率上；同时，测试和检测数据需要溯源足够远，才能确定是哪个环节首先发生了变化。

同样，设计方面也出现了碎片化现象，焊盘布局、冗余和禁入区域的规则必须反映测量的工艺分布，而不是理想的几何形状。

Synopsys产品管理高级总监Amlendu Shekhar Choubey表示：“虽然已经有人尝试定义ADK（高级封装设计套件），但迄今为止尚未达成共识。我们需要共同努力，确保所有相关组件都采用统一的设计语言。生态系统合作伙伴、EDA供应商、代工厂、OSAT厂商以及主要客户都需要为此做出贡献。”

细间距混合键合技术可以实现大规模量产，但答案并非在于再次验证键合机制。晶圆对晶圆的生产已经证明，精心处理的表面可以大规模连接；另一篇文章则展示了晶圆级并行生产如何使大规模互连成为可能。真正的挑战在于，当制造流程开始逐个选择、减薄、运输、清洗、对准和键合芯片时，如何保持这些条件。

下一阶段的目标是使制造流程能够随着所制造面料的规模而扩展。细间距混合键合技术将实现广泛制造，届时晶圆厂、OSAT厂商、设备制造商、材料供应商、设计师和测试工程师将把键合视为一个完整流程的最终体现，而不是生产线末端的一个独立操作