华为半导体负责人何庭波于7月3日发布《面向多层级电子系统的时间缩微理论》（业内也称“韬定律”）V2版本。

V2版把市场担心问题包括制程路标、数据、精度、光互联等集中做出解答。

相比较5月25日发布的V1版本，新版论文在原有理论框架基础上，补充了大量工程落地细节、实测量化数据与产品演进路线，进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系。

V2版新增量产实测数据表，明确给出Kirin2026与基准Kirin9030Pro的电压、频率、归一化功耗、面积与功率密度参数。

5月25日，华为发表“韬（τ）定律”，提出以“时间缩微”替代“几何缩微”，通过逻辑折叠等创新技术，实现半导体与电子系统的持续演进。目标是2031年高端芯片达1.4nm同等水平。

当前在AI浪潮爆发和先进制程提速背景下，"韬定律"将推动行业生态向开放多元演进，有望带动国产成熟工艺代工、先进封装、设备、EDA以及光互联等环节量价齐升。

本文再度聚焦“韬定律”产业链核心赛道、竞争格局和产业趋势。

01  

韬（τ）定律概览

韬（τ）定律是华为提出的半导体新路径。

"韬"为希腊字母τ（tau）音译，τ即电路时间常数，代表信号切换所需时间，τ越小性能越高。

过去靠摩尔定律缩小晶体管尺寸，但7nm以下成本暴涨收益暴跌，已走不动。华为用6年、381款芯片验证出新方向：不拼尺寸，改拼时间。

以"时间"为核心指标，全链路压缩特征时间τ，覆盖从晶体管开关（皮秒）到数据中心任务（秒）共12个数量级，通过"逻辑折叠"技术实现持续演进，目标2031年达1.4nm同等水平。

韬定律的本质：从"几何缩微"转向"时间缩微"，不再死盯着"尺寸"，开始盯着"时间"。τ缩放分四层：晶体管开关→电路传输→芯片计算→系统通信，全栈统一用同一套τ指标优化，不再各干各的。

韬定律与摩尔定律同源：摩尔定律本质也是追求性能提升（时延、密度），只是40nm后已从真实缩小变成等效概念。韬定律=把这层窗户纸捅破，正式转向"时间缩放"。

02  

韬（τ）定律V2版更新

7月3日，华为半导体总裁何庭波在中科院ChinaXiv平台发布《面向多层级电子系统的时间缩微理论V2》（韬定律V2）。

该版本进一步展示了更多工程细节、实测性能和经济效益展望.补齐了5月V1版缺失的落地数据，首次公开麒麟2026量产实测结果。对比麒麟9030Pro，新款芯片晶体管密度、主频、布线效率均大幅提升。短短一个多月，华为完成从理论框架到量产验证的跨越，证实“时间缩微”

7月3日，华为半导体总裁何庭波在中科院ChinaXiv平台发布《面向多层级电子系统的时间缩微理论V2》（韬定律V2）。

该版本进一步展示了更多工程细节、实测性能和经济效益展望.补齐了5月V1版缺失的落地数据，首次公开麒麟2026量产实测结果。对比麒麟9030Pro，新款芯片晶体管密度、主频、布线效率均大幅提升。短短一个多月，华为完成从理论框架到量产验证的跨越，证实“时间缩微”技术路线可行，搭建起后摩尔时代完整的芯片技术体系。

优化要点如下：

韬定律不是3D堆叠的升级分支，是对三维封装、晶粒堆叠技术的全栈系统性重构，跳出单纯堆叠扩容的固有技术路线，本质是对3D堆叠的系统性升级。

V2破除行业参数黑盒，量化逻辑折叠混合键合核心工艺标准，明确当下量产采用保守稳妥方案，远期持续迭代高阶形态。

芯片路标与实测数据

晶体管密度：从155MTr/mm2提升到238MTr/mm2，大幅提升55%，相当于三年时间的几何微缩，预计未来晶体管密度将向400MTr/mm2及更高水平迈进.

路标明确：Mate90时间点、多代昇腾/鲲鹏/麒麟处理器-已发布/准备发布/已流片/已完成验证。

量产验证：6年381颗芯片，覆盖移动/AI/汽车/工业/基础设施五大市场。V2给出麒麟2026–2029密度/频率趋势，麒麟2026密度显著高于9030Pro，采用LogicFolding（混合键合）。

先进封装工艺精度首次量化：V2破除行业参数黑盒，量化逻辑折叠混合键合核心工艺标准，明确当下量产采用保守稳妥方案，远期持续迭代高阶形态。当前量产为保守方案（键合间距1.5μm，仅关键路径选择性折叠），未来演进至三层/四层全尺寸折叠。核心参数：键合间距≤2μm（最优趋近1μm），套刻精度<0.5μm，TSV关键尺寸<1.5μm。

阐述片间光互联构想：V2对外公布华为端到端光互联技术蓝图，补齐算力底层传输短板，打通芯片内部、芯片间高速互联瓶颈。NPO形态 硅光平台 内置CW光源，技术路线清晰。Hi-ONE引擎：单模块8Tb/s带宽，传输5cm→100米。2028年配套昇腾960，路标明确。

华为τ以逻辑折叠和时间效率取胜，在摩尔定律之外开启“第二曲线”，丰富了全球半导体产业发展路径。标志着国产攻克SOIC、混合键合等立体封装，是国产自主路线的产业级战略。

03  

韬（τ）定律产业链

韬定律产业链核心是贯穿"器件建模→电路设计→芯片/系统→量产验证"这条链路，用统一的τ指标协同优化。

上游器件建模环节，核心是将HBM、DDR5等内存器件及互连器件的物理特性抽象为统一的τ指标模型，为下游设计提供一致的优化靶标。

中游电路设计与芯片/系统集成环节，基于τ指标协同优化，把昇腾算力芯片、鲲鹏通用芯片、灵衢互联IP等在同一套指标下并行迭代，而逻辑折叠等新技术正是打通"器件—电路—芯片—系统"这条链路的关键手段，让片上逻辑与片间互联不再割裂。

下游是量产验证与集群落地环节，381款芯片在Atlas超节点中通过灵衢总线实现统一内存编址，最终在千卡万卡集群中完成性能闭环--整条产业链的本质不是各自为战，而是用一个τ指标把从硅片到系统的全链路折叠成一次优化。

而逻辑折叠等新技术正是把这条链路打通的关键手段。

04  

器件层

器件层是韬定律产业链国产替代最硬的一环。

器件层核心目标：优化物理底层时间常数τ。通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数韬。从平面MOSFET→FinFET→GAA用更强的沟道控制、更短的互连路径以及更低的寄生参数，把τ压到极限。*GAA是继FinFET之后的下一代晶体管架构。

器件层的价值量100%集中在Fab前道工艺，每一步都在压缩τ。

先进制造/Fab晶圆厂

τ2.0是Fab3.0到来的底层支撑技术。

Fab是整条链路的"物理基石"，在韬定律产业链中的角色不是"追求最先进制程"，而是"用成熟工艺跑出超额算力"。

韬定律的核心逻辑是：单芯片性能交给架构创新（灵衢总线、统一内存），Fab的任务是把器件特性建模到τ指标下，用可量产的成熟工艺把381款芯片高效造出来。

全球晶圆代工前十格局近年来呈现稳定格局：台积电(1)→三星(2)→中芯国际(3)→UMC联电(4)→格芯(5)→华虹(6)→Tower(7)→世界先进(8)→晶合集成(9)→力积电(10)。

中芯国际 华虹撑起成熟制程产能，中芯国际撑主力（昇腾/鲲鹏7nm），华虹补特色工艺（电源管理/模拟/传感器）。

华为通过海思自研芯片，制造环节主要依赖中芯国际，是昇腾910B/910C、鲲鹏920的核心代工伙伴，也是韬定律最大的产能底盘。华虹宏力是特色工艺和成熟制程的重要补充，大量电源管理、传感器、模拟芯片在此流片。

此外，韬定律强调"器件建模→τ指标校准"，8英寸产线恰恰是做器件级物理验证和τ指标建模最经济高效的平台，燕东微在这里的角色就是给整条链路做"物理校准"。

六大前道环节

前道工艺是半导体制造的核心环节，涉及晶圆从原材料到芯片结构的逐步构建。

光刻（图案化）→ 刻蚀（挖结构）→ 沉积（堆材料）→ 离子注入（掺杂）→ CMP（抛光）→ 量测（检测）。

光刻：集成电路制造主要靠薄膜沉积、光刻、刻蚀三大工艺循环，将光罩图形转至晶圆。其中，光刻是技术难度最大、成本最高、周期最长的环节，贯穿晶圆从原材料到芯片成品的多个关键步骤。光刻把电路图形"印"到晶圆上，GAA纳米片图案化，线宽越小→互连越短→τ↓。国内目前已建立研发体系：主要包括整机制造企业上海微电子以及研究所长光和上光机等基础研究和关键技术攻关。

刻蚀：刻蚀是重要前道工艺环节，主要把不需要的材料"挖掉"。GAA需要高深宽比刻蚀（>50:1），是最大技术瓶颈之一。全球刻蚀机的市场份额被泛林半导体、东京电子和应用材料三巨头主导。国内厂商中微公司（高深宽比刻蚀，GAA关键设备）、北方华创（刻蚀 沉积 清洗全覆盖）。等企业在刻蚀机领域具有较强的竞争力。

薄膜沉积：一层一层"堆"材料，ALD（原子层沉积）精度达亚埃级，是GAA高k 金属栅的核心。

薄膜沉积设备技术壁垒高且验证周期较长，因此价值占比大。拓荆科技是国内CVD（化学气相沉积）设备头部企业，形成了覆盖全系列PECVD薄膜材料的设备；北方华创PVD物理气相沉积设备引领市场，实现了对逻辑芯片和存储芯片金属化制程的全覆盖；中微公司是MOCVD设备细分领域全球龙头企业，CVD钨设备已通过关键存储客户端现场验证；盛美上海在管式LPCVD设备和ALD设备都有所布局；微导纳米国内首家成功将量产型High-k原子层沉积（ALD）设备应用于集成电路制造前道生产线的国产设备厂商。

CMP：化学机械研磨/化学机械抛光（CMP）是目前公认的纳米级全局平坦化精密加工技术。表面越平→后续层叠精度越高→互连寄生↓→τ↓，GAA多层堆叠后CMP次数倍增，平坦化要求极高。国内CMP设备的主要供应商为华海清科、北京烁科精微电子装备有限公司和中电45所。

离子注入：把掺杂原子"打"进硅里，源漏掺杂。GAA需要三维掺杂，比FinFET复杂一个量级。全球离子注入机市场，美国公司垄断绝大部分市场份额，应用材料(AMAT)占据了约70%的市场份额，垄断全球离子注入市场。国内企业中，凯世通和中科信具备集成电路离子注入机的研发和生产能力。

量测检测/测试：纳米片关键尺寸量测，良率保障。纳米片CD量测精度需达0.1nm级，国产最卡脖子环节之一。我国量检测设备企业市占率较低，当前国产厂商布局量检测设备企业主要包括中科飞测、精测电子、精智达等。此外在测试机领域，长川科技H敞口60-70%，华峰测控等都是国内半导体核心测试机供应商。

05

电路层

电路层面关键在于缩短关键路径的走线长度，类似背面供电。

该技术在于将芯片的底层器件层从一层转为多层，通过3D堆逻辑单元（晶体管）的方式降低逻辑单元通信时间，从原本的平面走线通信到垂直短距通信，即韬的体现。

缩短关键路径走线，类似背面供电 3D堆叠逻辑单元，平面走线→垂直短距通信，大幅降低通信时间。Fab前道工艺也是该层架构的核心。

EDA（电子设计自动化）

"时间缩微"替代"几何缩微"，通过逻辑折叠与多层级协同优化系统性降低时间常数，为国产EDA带来全新增量逻辑。

逻辑折叠对电路设计与架构优化提出更高要求，EDA正是逻辑折叠的软件骨架。

韬定律推动EDA从"制程驱动"转向"设计驱动"，国产替代与技术创新双重叠加。

作为半导体产业的源头环节，贯穿芯片全产业链，直接影响流片效果与生产成本。

当前全球先进制程EDA市场由海外企业主导，叠加相关出口管制持续收紧，我国3nm及以下先进制程和AIEDA工具发展受限，EDA也因此成为半导体产业核心“卡脖子”领域，国产化替代需求迫切。

全球EDA市场高度寡头化，Synopsys、Cadence、SiemensEDA（原Mentor）三家合计市占率超85%，在3nm及以下先进制程、全流程工具、高端制造EDA领域形成不可撼动的垄断地位。

国内聚集40余家本土EDA企业，现阶段以单点工具突破为主，国产替代率先在28nm及以上成熟制程落地突破。国产EDA整体遵循“28nm 成熟制程全面替代→7-14nm先进制程单点突破→全流程技术追赶”的发展路径。

自2008年以来，国内EDA行业逐步崛起，诞生了华大九天、概伦电子、广立微等一批优质本土企业。华大九天（电路 芯片层）作为国产EDA全流程龙头，模拟/数字设计平台、物理验证及版图工具是逻辑折叠落地的关键载体；概伦电子（器件 电路层）在SPICE建模、噪声分析与射频/模拟仿真具备核心优势，直接受益于时延压缩与寄生参数提取需求提升。广立微专注WAT测试与良率分析，在芯片量产设计环节不可或缺。

06  

芯片层

韬定律在芯片层的核心是，把平面铺开的逻辑单元折叠成立体堆叠，用垂直距离替代水平距离。

传统芯片：所有晶体管在一层平面上铺开，信号要跑很远才能从A到B，走线长→RC大→τ大→慢。

芯片层的思路：把逻辑单元从一层变成多层，上下堆叠，信号不再横向跑，而是垂直通信，距离从微米级缩短到纳米级，通信时间大幅下降。

芯片底层从一层转多层，全栈压τ。

可以说，逻辑折叠 = 用空间换时间 = 韬定律的终极体现。

华为的独特优势包括拥有海思半导体、鸿蒙操作系统、昇腾AI计算、5G/6G通信、终端设备等全产业链能力，是全世界唯一具备全栈协同优化能力的公司，同时也开辟了新的3D逻辑堆叠产业趋势。

先进封装

“韬定律”的核心是先进封装，这是中国在全球半导体领域首次提出指导产业发展的新原则，依靠先进封装工艺，未来将实现先进制程的持续突破。

从产业链环节来看，韬定律正式标志着国产开始攻克SOIC和混合键和之类的立体先进封装，也说明国内的集成电路设计思路全面进化到了XTCO。

逻辑折叠技术的本质是通过3D堆叠、高密度集成缩短信号传输路径，先进封装是实现这一目标的关键支撑。

作为连接芯片设计与终端应用的关键环节，布局先进封装技术的厂商主要包括IDM类厂商、代工厂商以及委外封测厂商三大类。

中国大陆厂商长电科技、通富微电、华天科技、盛合晶微等集体入围全球前十大OSAT厂商榜单。此外，甬矽电子、深科技、晶方科技、佰维存储等一众厂商也在先进封装领域深度布局。

在AI硬件浪潮以及国产先进制程追赶的背景下，先进封装是实现弯道超车的核心路径。3D封装以及混合键合应用将迎来爆发，全面赋能下游GPU、CPU、SoC、HBM及CPO。

先进封装设备

核心设备是实现高性能和小型化封装的关键要素。

COW倒装固晶、CMP（化学机械抛光）、电镀、临时键合与解键合、量检测、光刻和刻蚀等环节构成先进封装的核心工艺流程。

AI芯片和HBM内存制造需求攀升，推动先进封装设备市场快速增长。

先进封装装备技术快速升级，以及前道工艺后移，进一步推动刻蚀/薄膜沉积/电镀等设备需求增量。

混合键合设备

混合键合是3D堆叠核心工艺，10μm凸点间距以下高集成度封装将全面转向该技术。

键合设备价值量是国产AI芯片后道产线中增量最大设备，有望进一步成为市场主流。

国产键合设备供应商主要包括拓荆科技、芯源微、微导纳米、迈为等。

拓荆已推出混合键合主设备，且与自家的键合/解键合（Debond）及晶圆减薄设备形成完整工艺链闭环。混合键合中Al2O3是最重要的膜层，直接决定后续工序的良率，必须用ALD工艺，微导纳米作为ALD设备龙头，Al2O3制程领先国内同行。此外，ASMPT的混合键合实力非常强劲且设备布局非常前瞻，其I/O间距从数十微米缩至个位数微米，键合精度从20-10μm提升至0.5-0.1μm。

07 

系统层

系统层面定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，目标是大幅降低系统通信时延。

灵衢总线：是系统层的"脊梁"，灵衢总线是华为自研的片间/节点间互联协议，对标的是业界的CXL和UCIe，但在语义上更进一步。其设计目标是把分散在多个超节点（超级计算节点，每个节点包含多颗芯片）上的内存，在逻辑上变成一个统一的地址空间。

灵衢总线已在华为昇腾集群中大规模部署。从Atlas900超节点到Atlas 900 SuperCluster，灵衢总线是连接多颗昇腾910B/910C芯片的核心互联，其技术思路正在影响CXL/UCIe标准的演进方向。

光芯片&超节点架构：传统服务器是"1个CPU 若干加速器"的结构。超节点是"多颗高性能芯片通过灵衢总线紧耦合"的结构。华为的Atlas 900 SuperCluster就是典型：8颗昇腾910B芯片通过灵衢总线互联，形成一个逻辑上的"超级芯片"。当超节点要扩展到千卡、万卡集群时，节点间互联成为新瓶颈。以华为（自研）、中际旭创、新易盛、光迅、国产交换芯片盛科通信等为代表的厂商均在该环节布局。

华为过去六年已成功设计并量产了381款芯片，构建了从昇腾、鲲鹏到灵衢总线、MindSpore的全栈自主体系。此次“韬（τ）定律”的发布是一次产业发展路径的宣示，对于中国建设科技强国、实现科技自立自强意义重大，也将带动国内相关产业链各环节国产化全面加速。