量子计算有望打开新一代计算范式。随着芯片制程持续逼近极限，传统计算在分子模拟等指数级增长的复杂任务中面临效率瓶颈。量子计算利用量子比特的叠加与纠缠特性，通过量子门调控不同计算路径的概率振幅，在特定问题上具备并行表示和路径筛选能力。我们认为，量子计算在复杂优化、模拟和高维搜索任务中有望补足经典算力短板，实现更高维度的算力供应。

量子纠错正成为产业迈向容错量子计算的重要路径。物理比特易受环境噪声、串扰和测量误差影响，难以支撑长路径算法。而量子纠错将多个物理比特封装为更稳定的逻辑比特（类比经典计算机层面的容器技术），实现了在噪声之上构建更稳定的计算层。容错量子计算追求大规模通用量子计算，通过量子纠错支撑量子系统在噪声环境中进行长路径运算。随着谷歌Willow、祖冲之3.2号等成果验证低于纠错阈值运行的可行性，行业关注点正转向逻辑比特质量和纠错效率。我们认为，当前正处于容错量子计算的早期阶段，量子纠错有望成为重要突破口。

计算架构向CPU GPU QPU异构融合演进。混合架构中，CPU负责系统级编排与任务调度，GPU承担张量运算、误差处理和实时解码，QPU则面向指数级复杂问题提供专用加速。全球头部公司逐步推进异构架构的融合：IBM推进QPU与经典超算深度耦合；NVIDIA推出NVQLink将加速计算引入量子计算架构，推出NVIDIA Ising模型切入校准与解码环节，我们认为，混合计算架构将成为量子计算走向实用化的重要工程路径。

经典计算体系下，物理维度的制约使其难以满足现代信息产业对极端算力的需求。半个多世纪以来，信息产业一直遵循着摩尔定律演进，即集成电路上可容纳的晶体管数目每隔18-24个月增加一倍，计算性能也随之提升一倍。然而，随着芯片制程步入3nm甚至更小量级，经典计算正面临物理瓶颈。在面对金融建模、分子模拟等变量呈指数级增长的复杂任务时，经典计算的线性增长逻辑已触及算力红线。根据谷歌在2019年发布的论文[1]，即便动用当今最强大的超级计算机，处理某些特定难题也可能需要数万年之久。

量子计算实现计算范式的代际跃迁。不同于经典比特在某一时刻只能处于0或1的确定态，量子比特利用量子叠加特性，可以同时处于0和1的组合状态。这意味着一个n位的量子系统可以同时表示个状态。例如，仅需70个量子比特就能存储高达个值，超过了银河系中已知恒星的数量。因此，量子计算机能在单一运算周期内，并行探索指数级的数据组合。量子纠缠则使多个比特之间形成协同关联，驱动计算能力随规模增长。通过量子干涉机制，量子计算机能够放大正确答案的概率并抵消错误路径，从而在短时间内从海量可能性中锁定传统计算无法触达的最优解。谷歌量子计算项目创始人内文（Neven）类比经典电路的摩尔定律提出了内文定律（Neven’s Law），他认为量子计算将会呈现双指数增长，相当于。内文认为，这种极快的迭代速度能很快带来量子霸权，一个量子处理器将超越最强大的经典超级计算机。

量子计算基础要素：量子比特、量子门、概率振幅干涉。1）量子比特（Qubit）：是量子信息处理的基本单元。与经典比特只能处于0或1的确定状态不同，量子比特利用量子力学原理，能够同时代表0、1或二者的叠加态，为并行计算提供底层逻辑支撑。2）量子门：量子计算的基本逻辑单元。经典计算机通过布尔逻辑门进行运算，这些操作通常是不可逆的，会导致信息丢失；而量子门作为量子线路的基本逻辑单元，通过可逆变换改变量子比特的量子态。以布洛赫球来表示量子计算的过程，球面上及内部的任何点则代表不同的叠加状态，量子门的操控本质上就是使状态向量在球面上进行旋转。在执行特定量子算法时，通过一系列量子门诱导各条计算路径间发生概率振幅干涉，使通向目标解的路径发生相长干涉从而增强其振幅，同时使通向非目标解的路径发生相消干涉以趋于抵消。因此，量子计算基于波动干涉的计算架构，配合最终的测量坍缩过程，引导系统以高概率输出目标答案，从而在处理特定复杂问题时展现出相对于经典计算的指数级加速潜力。

量子计算的硬件与软件

量子计算机稳定运行离不开严苛的底层基础设施支撑。量子计算机的稳定运行并非单纯依靠量子芯片，而是需要构建复杂精密的量子计算运行环境。根据《Quantum Computation and Quantum Information》（Michael A Nielsen and Isaac L. Chuang,2000），其实现需要满足四项指导原则，即稳定地表示量子信息、完成一组通用的变换、制备基准初态和测量输出结果，而这些条件的达成则建立在严苛的底层基础设施之上。通常硬件系统会被封装在复杂的塔式结构中，核心支撑技术主要包含以下三类：一是低温环境，二是高真空与电磁屏蔽，三是精密测控系统。

软件系统助力量子计算机释放核心潜力。在严苛的物理运行环境之上，不同的软件将帮助量子计算机更好地运行和发挥功能。1）在芯片制造过程中，EDA软件在研发阶段提供从线路仿真到版图封装的全流程自动化工具，大幅缩短硬件迭代周期。2）在计算过程中，编译软件能够将高级语言编写的算法自动映射至特定拓扑结构的量子芯片，管理软件完成硬件资源的并发调度与异构协同，测控软件负责将抽象指令转化为用于比特控制与读取的精确脉冲序列。3）在实际应用层，应用软件聚焦金融、化工、人工智能等特定领域，将复杂量子算法封装为易用的功能模块，最终推动量子优越性在实际场景中完成价值转化。

当前主流量子计算方式

目前全球量子处理器的物理实现呈现出多路径并行探索的格局。当前全球量子计算商业化进程中，对于量子比特的选取已形成六条主流技术路线，各路线凭借独特优势占据差异化竞争赛道。根据北京量子信息科学研究院[3]，中美在主流的六条路径上都有探索，中国在光量子技术路线上领先，但在多数细分方向上与美国仍有差距。

► 超导技术凭借较强的电路可控性与成熟的半导体工艺兼容性，目前在专利数量、整机数量与产业化进程上处于领先地位，代表厂商包括IBM和谷歌。

► 离子阱与中性原子凭借高保真度、长相干时间与天然的扩展潜力正迅速崛起，Quantinuum与QuEra等领先企业已在量子体积与大规模逻辑比特构建上取得里程碑式突破。

► 光量子路线展现出的室温运行与网络化互联潜力、硅半导体对现有CMOS产线的复用价值以及拓扑路线存在天然的局部抗干扰能力都在不同的角度展现出技术优越性，它们共同构成了量子算力竞赛的多元化版图。

如何衡量量子计算能力的优劣？

衡量量子计算能力的维度正从单一的比特数向多维评价体系演进。常用的物理基准以量子比特数量、量子比特门保真度为代表，优点在于数据客观、也是厂商最常披露的指标，但仅能片面反映量子芯片整体性能；聚合基准如量子体积、CLOPS、逻辑量子比特数等，本质上是物理基准的组合，优点在于比单一物理指标更全面，仍无法完整刻画量子芯片性能；应用基准如Q-Score和RACBEM用于衡量量子芯片解决特定问题的能力，仅能在有限范围内进行对比，当前量子芯片尚无法支撑大规模实际应用，厂商较少公开此类指标，若未来有大规模应用的场景出现，这类直接体现量子实用价值的基准可能具备推广基础。当前，各项维度在不同领域的衡量各有优劣，并没有产生绝对的主流定论。

量子计算的挑战与解决方案

当前量子硬件面临的首要挑战是物理比特的错误率较高。不同于经典计算，量子计算的逻辑操作对环境噪声、控制脉冲、串扰和测量误差高度敏感。根据IBM，目前主流的物理量子逻辑门的错误率通常在量级，显著高于经典计算有效错误水平[4]。这种差异源于量子态脆弱的本质：环境热波动、微弱电磁干扰甚至宇宙射线都会导致量子信息丢失。在缺乏有效纠错的情况下，噪声会随计算深度的增加迅速累积，使长路径算法的结果失去可靠性。

面对物理比特天然的脆弱性，业界演化出了三条应对噪声的技术路线：误差缓解（Quantum Error Mitigation，QEM）、误差抑制（Quantum Error Suppression，QES）与量子纠错（Quantum Error Correction，QEC）。误差缓解通过软件处理来减少误差影响，但不改变底层硬件，这种方式的计算开销会随规模呈指数级增长；误差抑制侧重于底层硬件操控，通过优化控制脉冲和改进制造工艺从源头降低物理噪声；而量子纠错则通过冗余编码构建逻辑比特、综合测量和实时解码在逻辑层主动识别并纠正错误而不破坏量子态，目前量子纠错已成为行业的主要探索方向。

三条技术路径中，发展量子纠错QEC逐渐成为行业共识。单靠软件层的误差缓解难以支撑大规模的长路径算法，其经典计算开销会随比特数呈指数级增长。过去，由于量子保真度的限制，纠错算法难以发展，市场主流的噪声抑制方式主要以误差缓解和误差抑制为主；随着硬件能力的提升，量子纠错成为主流选项。根据Riverlane的《The Quantum Error Correction Report 2025》，在2025年有越来越多的厂商意识到，量子纠错已从技术突破向战略竞争力进阶，超半数企业加速落地量子纠错，更有28%将其贯穿硬件、控制与工作流全环节构建差异化，这代表着量子纠错从探索向产业级能力的跨越。同时，在2025年对全球29家领先量子计算硬件厂商的调研数据，优先考虑误差缓解和误差抑制作为核心策略的公司数量在2025年缩减，超过85%的厂商已将量子纠错作为重点。我们认为，在谷歌Willow芯片等实验成功跨越纠错算法的实现门槛后，可靠性重于规模已成为行业共识，行业也正式从单纯追求物理比特数量的堆料阶段，转向以逻辑比特保真度为核心的高质量算力阶段。

纠错技术的底层实现逻辑：从物理比特到逻辑比特

量子纠错技术缓解物理比特不稳定性。物理比特的先天不稳定，容易受到环境影响发生错误。不同于传统硅基芯片稳定的物理特性，量子比特易受到热波动、磁场等环境噪声干扰而发生错误，导致计算信息丢失。量子纠错技术本质是通过将多个脆弱的物理比特协同合并，部分物理比特负责修复，部分物理比特负责计算，一起编码为一个具备自修复能力的逻辑比特，从而在不确定的物理层之上构建起确定的逻辑计算界面，量子纠错技术开启了由高质量算力驱动的容错量子计算时代。

类比于云计算中的容器化或虚拟化技术，逻辑比特并非直接对应单一的物理载体，而是通过QEC协议，将多个易错、脆弱的物理比特封装为一个稳定、可靠的计算单元。这种机制利用冗余的物理资源，来实时检测并修复由于环境噪声引起的比特翻转或相位错误，从而为复杂的量子算法提供一个虚拟化运行界面。我们认为，正如容器技术实现了经典计算机层面的应用逻辑与底层硬件噪声的解耦，随着标准从物理比特转向逻辑比特，上层算法可以部分忽略硬件的底层差异，逻辑比特的规模化构建有望成为量子计算走向标准化的标志。

量子纠错技术的核心是纠错码与解码器的协同。量子纠错技术是实现可靠量子计算的核心支撑。量子纠错技术的核心由纠错码和解码器两部分构成：纠错码是一种算法结构，用于定义错误检测与纠正的规则；解码器是一种硬件，可以用ASIC/FPGA等方式实现算法规则落地。纠错需通过辅助比特与承载数据的物理比特交互，间接提取错误的位置与类型信息，既不破坏核心计算状态，又能精准定位问题。一旦检测到错误，解码器会快速响应并执行纠正操作，形成“检测-纠正-计算”的闭环，确保计算过程稳定推进。目前行业已发展出多种成熟的纠错码方案，核心目标均是通过优化设计提升纠错效率。

迈过阈值：逐步验证大规模纠错的科学可行性

量子计算的可靠性首先取决于底层硬件的保真度（Fidelity）。保真度是指物理操作与理想预期结果的接近程度，保真度越高，意味着量子比特执行指令的结果与预期目标越吻合。为了抵消物理错误，量子纠错将信息编码在由多个物理比特组成的逻辑比特中，通过冗余度换取稳定性。但纠错并非简单的堆叠比特，而是存在性能临界点，即纠错阈值。根据阈值定理，只有当底层硬件的物理错误率降至这一特定常数以下时，增加物理比特的规模才能起到正向的错误抑制作用，若物理错误率高于阈值，继续扩张系统反而可能引入更多错误。根据Riverlane的《The Quantum Error Correction Report 2025》，过去二十年间，无论是超导还是离子阱等技术路径，其底层物理误差都在持续缩小，不仅是制造工艺的进步，更是为了跨越QEC阈值。

在表面码这一主流纠错路线下，硬件精度跨越阈值后，提升码距成为进一步压低逻辑错误率的重要路径。码距在物理上定义为导致逻辑比特发生不可察觉错误所需要的最少物理错误链长度。在纠错区间内，逻辑错误率会随着码距的增加呈指数级下降，这说明增加比特数带来的纠错增益大于其引入的噪声，系统是可扩展的。但是如果物理错误率太高，此时增加码距，由于引入了更多性能低下的物理比特，产生的噪声超过了纠错码的处理极限，逻辑错误率反而会随规模扩大而上升。2024年，Google在Willow处理器上展示了表面码低于阈值运行，逻辑错误率随码距从3、5到7扩大而下降，成为QEC工程化的重要节点[5]。中国的祖冲之3.2号也于2025年12月在码距为7的表面码上实现了低于纠错阈值的量子纠错，演示了逻辑错误率随码距增加而显著下降[6][7]。2026年6月Atom Computing在论文报告中称其于中性原子平台上首次完整演示了环面码（Toric code）量子纠错，引入了实时补充原子机制，实现90轮连续纠错，逻辑比特寿命达225秒[8]，表明该路线正从超导平台扩展至中性原子平台。

下一步：追求纠错效率提升

跨越阈值后，行业逐步开始追求纠错效率提升。纠错比（QEC overhead）指实现一个逻辑比特所需的物理比特数量，即物理比特与逻辑比特的比例。根据Riverlane[9]，在当前的量子计算设计中，这一开销比例通常处于1,000:1到10,000:1的数量级。为了实现实用化算法，降低纠错开销是各大厂商共同攻关的核心瓶颈。不同技术路线和厂商在降低纠错开销方面也展现出较大差异。谷歌深耕表面码路线，2024年，Google发布105量子比特超导处理器Willow，并在该处理器上实现了码距为7的表面码逻辑存储实验，最终形成101量子比特的d=7表面码存储单元[10]，其长期路线图规划到2030年代初，通过100万个物理比特产生约100个逻辑比特，这意味着其早期FTQC系统的设计开销约为10,000:1。表面码并非降低纠错开销的唯一路径，部分厂商正通过qLDPC码、Iceberg码等高编码率纠错方案探索更低物理比特开销的实现方式，并已在离子阱、超导等平台上取得阶段性验证成果。

早期的研究聚焦于含噪声中等规模量子（Noisy Intermediate-Scale Quantum，NISQ）阶段。Preskill于2018年提出这一阶段的特征为系统拥有约50至100个物理比特[11]，但逻辑门操作具有噪声，在无法实现实时纠错的情况下，该阶段主要依靠误差抑制（QES）、误差缓解（QEM）来实现错误率下降。在这些场景中，量子处理器负责处理特定的子任务，而经典计算机则主导参数优化循环与结果的误差处理。过往研究已在NISQ设备上成功演示了多种短路径算法，例如用于化学分子模拟的变分量子本征求解器（VQE）和用于组合优化的量子近似优化算法（QAOA）。由于误差缓解的成本随比特数呈指数级增长，其商业价值仍然受到规模扩张限制。

容错量子计算（Fault-tolerant Quantum Computing，FTQC）是迈向大规模应用的最终形态，目前正处于早期容错量子计算阶段（Early-FTQC）。容错是指量子计算机在部分组件发生故障或受到噪声干扰时，通过量子纠错机制确保整体计算结果准确输出的能力。在NISQ时代，微小的物理位翻转也可能导致整条计算路径失效，只能通过重复增加计算次数、并用经典计算机的统计推断来保证准确。而容错量子计算则通过量子纠错，主动抑制错误的增殖与传播，从而支持量子系统在噪声环境中进行长路径运算，目前已经被主流厂商和学界接受，被广泛视为实现大规模通用量子计算的关键路径。

QEC是实现FTQC的核心手段。由于物理比特的脆弱性，FTQC利用QEC技术，将量子信息冗余地编码在多个物理比特上形成逻辑比特，成为FTQC执行任务的基本单位。达成FTQC的动力来自两个核心维度：1）实现长路径算法的突破：NISQ设备仅能处理数千次门操作，无法运行复杂算法；进入FTQC时代后，才能运行更复杂、更实用的长路径算法。2）产业链的加速落地与解耦：逻辑比特出现前，软件算法开发者必须深度理解底层硬件的噪声模型并进行定制化优化；逻辑比特出现后，算法开发只需考虑纯算法逻辑，从而实现了底层硬件控制与上层软件开发的解耦。

量子计算正经历从理论验证向商业化落地的关键跨越。根据Riverlane的《The Quantum Error Correction Report 2025》，在过去二十年间，行业通过不断提升比特数量与质量，经历了从早期商业化阶段到第一代NISQ系统的发展。2025年成为了一个转折点：全球量子投资创下历史新高，谷歌验证纠错盈亏平衡点，业界已从NISQ转向以QEC为核心的逻辑比特研发，标志着纠错时代的开启。我们认为，量子计算评价尺度正转向能否持续、可复制、低开销地生成逻辑比特。

头部厂商探索差异化FTQC路径。IBM在2025年发布面向大规模FTQC的路线图，提出以模块化架构和量子低密度奇偶校验（qLDPC）码为基础，计划在2029年推出Starling系统，目标是支持约200个逻辑比特和1亿次量子门级别的可靠计算；2026年6月，IBM进一步宣布未来五年向量子计算投入超过100亿美元，覆盖研发、制造、生态伙伴和系统集成等环节，2029年交付全球首台大规模容错量子计算机[12]。Google以表面码和可扩展超导芯片为核心，强调降低物理错误率和扩大码距提升逻辑保真度；微软选择拓扑量子比特路线，利用硬件级保护降低纠错开销，但该路线仍处于关键物理验证和工程放大阶段；Quantinuum、IonQ等离子阱厂商依托高保真度和全连接特性推进逻辑比特演示；QuEra、Atom Computing等中性原子路线则强调大规模阵列、重构能力和高连接纠错码潜力。

计算范式正向CPU GPU QPU的三位一体异构融合架构演进。高性能计算已从纯CPU时代演进至CPU GPU时代，目前IBM积极推动构建QCSC架构，NVIDIA推出NVQLink和NVIDIA Ising，我们认为，随着量子计算架构的发展路径逐步清晰，高性能计算有望迈向第三阶段——即CPU GPU 量子处理器（QPU）紧密耦合的混合计算架构。在这一新范式中，各计算单元分工明确：CPU负责系统级编排与任务调度，GPU承担经典计算实现高速解码支持量子纠错，QPU则利用量子叠加与纠缠特性处理经典算力无法企及的指数级难题，三者融合建立低延迟、实时通信的紧密耦合系统。

全球科技巨头围绕CPU GPU QPU架构前沿探索。2025年10月，NVIDIA提出量子加速超级计算愿景，以NVQLink实现GPU-QPU间延迟低于4微秒通信，实现量子计算与AI超级计算资源的直接耦合，并通过CUDA-Q实现三者协同编程[13]。2026年4月，NVIDIA推出NVIDIA Ising，显示量子计算校准与纠错解码正由传统的经典算法或系统实现，进一步走向AI模型化路径[14]。2026年3月，IBM进一步完善以量子为中心的超级计算（QCSC）范式，明确提出QPU与CPU、GPU协同工作，主张QPU处理指数级复杂量子线路，CPU与GPU接管张量运算与系统编排[15]。

技术进展不及预期。量子计算仍处于从NISQ向FTQC演进的早期阶段，量子比特相干时间、双比特门保真度、量子纠错阈值、逻辑比特扩展和系统稳定性仍存在较高不确定性。若量子纠错、低温测控、芯片制造及系统集成进展慢于预期，可能导致大规模容错量子计算落地时间延后。

商业化落地不及预期。当前量子计算在金融、医药、材料等场景仍以科研验证、概念验证和早期试点为主，尚未形成大规模可复制的商业闭环。若量子算法在实际产业问题中的加速效果、成本收益比或可用性不及预期，可能影响产业投资节奏和相关公司收入兑现。

政策支持及资本投入不及预期。量子计算具备强科研属性和高资本开支特征，早期发展较依赖政府科研经费、国家战略项目和产业资本投入。若主要国家政策推进、财政支持、专项基金或龙头企业资本开支低于预期，可能影响关键设备、核心硬件和云平台生态建设进度。