375层NAND年底量产！SK海力士重新领跑，钼材料成关键？

近日有消息称，SK海力士已经完成375层NAND闪存的量产验证工作，计划在今年年底前在现有产线上实现批量生产。若成功如期实现量产，那么SK海力士将再次领跑量产NAND闪存层数。

另外值得关注的是，据称SK海力士将会引入钼材料，用于替代此前在金属互连中使用到的部分钨材料。而此前三星在第九代286层3D NAND闪存上就使用了钼来改进金属布线工艺，并早在2024年开始量产，随着NAND堆叠层数的持续提高，钼材料在闪存中的需求将有望进一步攀升。

NAND闪存迈进300层，400层计划延后

在6月初恺侠举办的投资日上，宣布第十代BiCS FLASH样品出货目标定于2026年夏季，并随即启动量产爬坡。第十代BiCS FLASH采用了332层堆叠的1Tb TLC设计，与上一代相比，位密度提升59%，接口速度提升33%，读取吞吐量提升超过15%，写入吞吐量提升超过30%，读取功耗效率改善超40%，写入功耗效率改善超30%。

第十代BiCS FLASH也超越了SK海力士在今年4月批量出货的321层QLC闪存，将成为全球量产最高层数的NAND闪存。

而在此前，其实各家都在推进400层的方案。三星的路线最为激进，早在2024年宣布完成400层以上3D NAND 闪存的开发，但原本2025年下半年量产的计划，却一直受到良率、工艺稳定性等问题被迫推迟，目前据称实际量产时间被推迟到2026年下半年。

恺侠则计划在2027到2028年实现350层到400层级别的NAND闪存；SK海力士和美光则较为保守，预计2029年才会实现400层的放量；长江存储由于Xtacking的架构路线独特性，层数上与其他厂商产品难以量化对比，techinsights的分析显示，其最新的Xtacking 4.0产品已经达到业界标准的294层，但对于未来400 层的路线，理论上该架构有不小的优势，这里后面再展开分析。

值得一提的是，恺侠在投资日上表示，与400层以上方案相比，332层设计在GB成本上低约23%，功耗效率优约10%，单元可靠性亦高出约35%，综合效益更为突出。

然而恺侠的说法，背后可能隐藏的是400层往后，NAND的量产难度骤然飙升，从过去的单纯制造问题，延伸到材料、结构、良率、速度与架构的多维约束。

恰好在SK海力士即将实现375层NAND的同时，有内部人士表示，该款产品曾经被规划成400层级，但由于超高层数带来的制造难题，包括通道刻蚀等制造工序的复杂，最终将量产产品层数调整为375层。

3D NAND的核心结构是垂直贯穿所有存储层的硅通道孔。以三星V9-NAND的286层为例，随着层数286层增加到400层，通道孔的深度从约 8 微米增加到超过 12 微米，而直径却从约 80 纳米缩小到约 50 纳米，深宽比超过 240:1。

那么深宽比带来了哪些问题？首先是刻蚀工艺中，刻蚀越深，等离子体越难均匀到达底部，最终可能导致孔底部的刻蚀速率远低于顶部，孔呈锥形，不同层的单元性能差异巨大。

另外更深的通孔，通道电阻也会显著增加，电子迁移率下降，读写速度可能变慢。深孔结构在制造过程中还容易产生裂纹和变形，影响芯片良率和可靠性。

在3D NAND中，每一层都是由多种薄膜材料构成的，包括SiO₂或SiN隔离层、字线金属层等，每种薄膜在沉积过程中都会产生应力，薄膜堆叠次数越多，微结构的应力控制难度呈指数增长，非常容易出现wafer 翘曲、层间剥离、微裂纹等现象。

那么回到3D NAND的架构上，包括三星、SK海力士的架构，都是采用存储阵列与逻辑CMOS控制电路在同一晶圆上制造的方式。但冲突的是，先进CMOS逻辑工艺与超高层NAND堆叠工艺的优化方向完全相反。

简单来说，逻辑CMOS工艺的演进方向是横向微缩，在平面上不断缩小，提高晶体管密度；但存储的发展方向是垂直扩展，存储单元的面积难以继续缩小，从而通过多层堆叠的方式来提高存储阵列密度。

再者是在工艺过程中，存储阵列堆叠需要大量的高温工艺，反复进行氧化、沉积、退火。但逻辑CMOS在制造完成后再经历高温可能导致掺杂扩散、漏电增加等情况。

另外是前面提到的应力，存储阵列的应力最终传递到CMOS晶体管，也会很大程度影响逻辑电路的性能。

所以，长江存储的Xtacking架构一个很关键的变化是，将存储阵列和逻辑电路分开制造，最后通过混合键合连接，解决了深孔刻蚀极限、CMOS工艺适配、应力传递等多个问题。这也是目前400层以上NAND的主要路线，三星甚至在2025年与长江存储签署专利许可协议，用于其第十代V-NAND产品上。

目前看来，三星也有望成为最早推出400层以上3D NAND闪存产品的厂商。

钼替代钨的趋势加速

要了解钼和钨在NAND中的用途，这里要引入一个“字线”的概念，字线是NAND闪存阵列中最核心的控制线之一，它连接同一水平层所有存储单元的控制栅极，负责选择要进行读写擦除操作的存储单元。在3D NAND 中，每一层堆叠的存储单元共享一条字线，比如400层NAND就有400条字线。

在3D NAND中，字线是一个导电的平面，也就是一个金属层，为了适应高达数百层的堆叠，这个金属层要求导电性足够高、热稳定性好、与周围材料兼容性强。过去字线金属层通常使用钨材料，但随着层数的增加，钨的热膨胀系数与Si/SiN/SiO₂有一定差异，导致应力问题愈发押中，以及随着字线宽度缩小到 20 纳米以下，钨的电阻率急剧上升，这些因素都限制了堆叠层数的继续提升。

为了解决这个问题，SK海力士在其375层NAND中引入了钼材料替代部分钨。钼在细线宽下电阻率比钨低30%以上，同时不需要粘附层和阻挡层，可以直接沉积；热稳定性更好，能够承受更高的工艺温度。

然而，钼的刻蚀和沉积工艺与现有产线不兼容，需要开发全新的设备和工艺，有报道称，SK海力士为此采购了东京电子的沉积设备。

据行业估计，更早采用钼替代钨的三星电子，去年采购了约4吨钼材料，而今年预计会增加至10吨；预计到2027年，钼材料的消耗量会达到25吨，到2030年将飙升至80吨。

小结：

400层NAND代表了当前垂直扩展的巅峰，但也暴露了单纯“堆高”策略的极限。未来3DNAND层数的竞争将转向材料科学、设备进步、先进封装和系统级优化。对于三星、SK海力士、长江存储等目前存储市场的领跑者，谁先以可接受的良率和成本量产400层产品，谁就将在AI驱动的存储市场占据先发优势。