今天上午，国际电路与系统研讨会在上海举行。华为公司董事、半导体业务部副总裁何庭波发表演讲，正式发表“韬（τ）定律”。随后，何庭波关于“韬（τ）定律”的系统阐释文章《A Time Scaling Theory for Multi-Layer Electronic Systems（多层电子系统的时间缩放理论）》发表在中国科学院科技论文预发布平台。

研读完这篇文章，记者发现：“韬（τ）定律”的提出将对中国半导体产业格局带来颠覆性的影响。本篇文章有点长，我们将用大白话详细解读何庭波的这篇论文，同时解释这个理论的推出将如何影响中国半导体产业发展格局。如果你能耐心读完，相信一定有所收获。

在过去大半个世纪里，全球半导体产业就像坐在一辆由“摩尔定律”驾驶的高速列车上。列车的换挡油门很简单：把晶体管做得更小、更密。摩尔定律的这句话业内人士估计都听到耳朵起茧子了——当价格不变时，集成电路上可容纳的晶体管数目，约每隔18-24个月便会增加一倍，性能也将提升一倍。

而这套指导了半导体产业半个多世纪的“旧时代”规则，正在放缓。何庭波在论文的开篇便一针见血地指出了当前全球半导体行业面临的三个残酷现实（物理与经济的双重撞墙）：

对于中国半导体产业而言，在外部地缘政治限制、无法轻易拿到最先进光刻机的现实下，这个几何尺寸的“物理墙”来得更早、更猛烈。

“韬（T）定律”的提出，从根本上便是为了解决一个核心问题：摩尔定律面临失效，整个产业该以什么为指导性能提升的核心指标？

为回答这个问题，何庭波选择了一条以时间为指标的优化道路。

何庭波提出，未来衡量芯片和系统进步的首要指标，不再是“它是几纳米”，而是“它完成一项任务需要多少时间。这就是τ缩放定律（简称“韬定律”），其中τ是物理学中代表“时间常数”的希腊字母。

要成为指导全行业发展的一条定律，首先要实现的，便是定律的普适性。

而“韬定律”，是一个横跨了“十二个数量级”的全能总指挥棒。

如果把计算基础设施从微观到宏观剖解开，那么一套计算基础设施大致可分成晶体管级、电路层级、芯片级、系统/数据中心级几个层次。而一个任务的完成时间与每个层级的性能和表现都息息相关。

这就是“韬定律”的魅力所在：原本芯片性能代际提升只是晶体管层的事情，整个半导体产业的发展决定权在于台积电这样的制造企业。而现在，在这套追求更低任务完成时间的评价体系中，每一个层级的从业者/部门，拥有了同样的任务：更快。

这个时间常数“τ”，在不同层级所表示的数字不一样。最微观的底层，它可以是单个晶体管切换一次电信号所花的几皮秒（10⁻¹² 秒）；在最中间的芯片层，它可以是处理器去缓存拿数据所花的几纳秒（10⁻⁹ 秒）或微秒（10⁻⁶ 秒）；在最宏观的顶层，它可以是整个 AI 数据中心协同处理完一个超大模型计算任务并做出响应所花的几秒钟（1 秒）。

以前，芯片产业链是个“冷漠社区”。做代工的只管把晶体管做小，画电路图的只管布线，做软件系统的只管写代码，大家语言不通。现在，τ定律强行把所有人拉到同一个账本前：全部用时间单位来算账。工艺专家省下的5皮秒，和架构师、软件专家省下的5皮秒，在总账本里的权重一模一样。

在这样的规则的牵引下，产业链的运作方式将转变为：

哪一层堵，我们就在哪一层给系统“挤时间”。 这种用“时间”定义“性能”的全新全局思维，就是τ定律的核心灵魂。

盯着“时间变短”，怎么就能让芯片性能变强呢？

摩尔定律与芯片性能之间的关系很容易理解。晶体管更小了，芯片单位面积内晶体管更多了，自然性能更强了。

而现在，在“韬定律”的指导下，为什么更少的任务运行时间，会对应着产品性能更强的结果呢？

这是个数学问题。

举个例子：我们平时买手机、买服务器，CPU核心频率（比如 3.0 GHz）是一个非常重要的判断芯片性能的指标。

而刚刚我们讨论的特征时间常数“τ”，拆解到了芯片系统的四大核心层级中，便对应着很多具体的指标：

1. 在晶体管层 (τ_transistor- 皮秒级)：它代表单个晶体管由“开”到“关”切换一次信号的时间。

2. 在电路层 (τ_circuit $ - 纳秒级)：它代表信号在微小的金属导线和逻辑门之间传递和充电消耗的时间（即所谓的RC传播延迟）。

3. 在芯片层 (τ_chip - 微秒级)：它代表计算核心去旁边的缓存（SRAM）或大内存里搬运数据所花的时间。

4. 在系统/数据中心级 (τ_system - 秒级)：它成千上万颗芯片通过光纤、网络互相通信，协同处理完一个庞大 AI 任务的响应时间。

芯片的时钟频率（比如 3.1 GHz），代表芯片的“心脏”一秒钟能跳动 31 亿次。心脏跳一次的周期（处理一步计算的时间），就是频率的倒数。

在设计芯片时，频率往往被一条最慢、最长的导线卡死，这条路在工程上叫“关键路径（Critical Path）”。不管别的路线跑得多快，时钟必须等这条最慢的路走完，才能进行下一次跳动。

如果我们通过架构调整，把这条最慢路径上的信号通过时间（也就是电路层的特征时间常数τ_circuit）狠狠压缩，那芯片的“心脏”就不需要等那么久了，它就可以跳得更快！

在讲清楚基本原理之后，何庭波花了很大的篇幅来讲述如何降低时间常数τ。

其中包括：LogicFolding（逻辑折叠技术），统一总线（Unified Bus），Hi-ONE 近封装光学 I/O 技术等。

这些技术其实近几年业界讨论、实践得都蛮多的，简单解释一下：

1.LogicFolding（逻辑折叠技术）

论文中以 Kirin 2026（麒麟2026芯片） 为例，在工艺节点完全没变的情况下：

单位平面面积内的晶体管数量从 1.55 亿直接拉升到了 2.38 亿每平方毫米（大幅提升 55%）。

在数据中心层面，何庭波提出了如下方案：

2.统一总线（Unified Bus）

在传统体系下，服务器 A 的芯片要跟服务器 B 的芯片聊天，数据要跨越 PCIe 总线、打包成网络协议、走光纤、再解包，好比跨国运货还要办签证，效率极低。

华为的 Unified Bus 引入了“内存语义（Memory-semantic）”。大白话就是：打破服务器之间的“行政主权边界”。在系统眼里，整个集群几万颗芯片的内存被拍平了，共享同一个物理地址空间。隔壁服务器的内存，芯片要拿数据直接去读写物理地址即可，连协议包装都省了。

这一改，跨节点获取数据的时间从过去的几十微秒，直接暴跌到了150纳秒以下。多台分离的服务器在逻辑上被合并成了一颗“巨大的虚拟单体芯片”。

3.Hi-ONE 近封装光学 I/O ——用光速代替电速

数据量太大时，传统的铜导线传电信号不仅发热恐怖，而且衰减严重。

华为的解法是“电退光进”。他们研发了 Hi-ONE 技术，把微型的硅光子收发器（把电变成光、光变成电的零件）直接贴在 AI 核心芯片的家门口（近封装）。数据一出计算核心，立刻变成一束激光通过光纤射出去。

4.边缘至表面3D折叠（Edge-to-Surface 3D Folding）

主板上不再是平铺芯片，而是像玩“俄罗斯方块”一样，在三维立体空间里将加速芯片、存储芯片、光通信模块进行疯狂的纵向堆叠与嵌套，让彼此靠得更近，将空间距离压榨到极限。

通过这三项技术的联合轰炸，何庭波在论文中给出了一个震撼的行业预测：预计到 2035 年，AI 硬件系统的集成度（在特定体积内发挥出的算力和存储密度）将实现 100 倍以上的增长！

看到这里，很多人可能会热血沸腾，觉得我们马上就能实现反超了。但我们必须看到硬币的另一面：要让τ定律方案真正转起来，产业链需要经历一场痛苦的重构。

其中最难啃的骨头，就是论文中提到的EDA（电子设计自动化）工具链。

以往设计芯片的软件工具（EDA）都是在二维孤岛下运行的。团队A负责平面布线，画完交给团队B，最后交给团队C去算散热。如果团队C发现几层晶体管叠在一起发热太厉害、会把芯片烧糊（破坏性热点），那么整个项目将可能面临推倒重来的风险。

而在τ定律时代，这种生产方式将从原生设计自动化环境开始重构。这个新型工具链最大的特色是“跨层三维空间协同优化”。也就是说，工程师在软件里画下第一笔电路时，软件就会在三维空间里同时计算三件事：

不仅如此，产业链的合作方式也将迎来重构：芯片设计企业、代工企业和封装企业将走向“全栈一体化融合”。系统厂商在刚提出大模型需求时，就得把芯片设计商、封装厂、设备商叫到一张桌子上，共享底层的物理和热学参数，联合设计。

读完全篇论文，我们终于可以回过头来，审视这篇论文隐藏在技术术语背后的“潜台词”和宏大战略意图。

西方在几何缩放（光刻机）路线上跑了60年，构筑了极其坚固的专利和设备壁垒。如果我们一味地在别人的赛道上死磕“1纳米、2纳米”，不仅面临难以逾越的设备大山，更是在用自己的短板去硬碰别人的长板。

何庭波在 2026 年发表的这篇 τ缩放理论，实际上是中国半导体产业的一份“自立新路线的独立宣言”。

它明确告诉全行业：当几何尺寸的红利到头，或者路被堵死的时候，我们完全可以用“系统工程的整合能力”去对冲、战胜“单一单体芯片的工艺短板”。

以时空换几何，以系统赢单点。

对于习惯了传统 2D 芯片设计的工程师和资本而言，这场向 3D、向跨层协同的转型充满了痛苦和未知。这些愿景的实现也需要产业界上下游的共同参与。

就像何庭波在文章最后所提到的那样：“大量开放问题，无单一组织可独立解决——工具链、标准、基准、器件物理、经济模型均需跨界协作。”

“本文既是一线实践报告，也是产业邀请。前路充满挑战，但方向明确无误。 ”何庭波说。