1.1、 先进封装：扩展“超越摩尔”的思路，优势充分、应用场景丰富 

1.1.1、 先进封装是“超越摩尔”思路下提升芯片性能的重要路径

摩尔定律是指“每经过约 18-24 个月，芯片性能提高一倍。”而随制程升级，器 件尺寸越来越接近物理极限，仅缩小器件尺寸已经不足以延续摩尔定律。进入后摩 尔时代，技术发展遵循两条路径：延续摩尔和超越摩尔。 延续摩尔(More Moore)：器件小型化，继续增加集成电路密度。然而由于传统 材料已面临极限，需要通过新材料、新结构和新器件研发，走向三维芯片，FinFET 技术可视为后摩尔时代新器件技术的标志。但是制程工艺升级伴随成本挑战，据 IBS， 随着制程进入 5nm 节点，单位数量晶体管成本下降幅度急剧减少，即延续摩尔定律 带来的经济效益正在锐减，同时工艺的复杂度提升，芯片散热能力、传输带宽、制 造良率等多种因素共同影响，形成了芯片功耗墙、存储墙、面积墙等瓶颈，限制了 单颗芯片的性能提升，此外先进节点的设计成本也随制程升级而大幅提升。

超越摩尔(More than Moore)：从功能出发，实现集成电路的多功能扩展。超越 摩尔定律致力于在很小的空间内集成传感器件、射频器件、功率器件以及处理器等 更多功能来提高系统的集成度。单个芯片上的异质集成技术、系统级封装(SiP: System in Package)技术、3D 封装等先进封装技术都是对超越摩尔思路的扩展。随 着技术体系和产业生态逐渐构建，以集成芯片为结果的先进封装将发展为芯片性能 提升的主要路径之一，据《集成芯片与芯粒技术白皮书（2023）》，集成芯片技术是 一条不单纯依赖尺寸微缩路线提升芯片性能的重要途径，在短期内难以突破自主 EUV 光刻机和先进节点制造工艺的情况下，可以提供一条利用自主低世代集成电路 工艺实现跨越 1-2 个工艺节点的高端芯片性能的技术路线。

从封装范式迭代来看，进入之智能手机时代和 AI/HPC 时代后，封装工艺实现 由“封”向“构”的升级。传统封装技术迭代的核心逻辑是持续提升封装效率、封 装密度以及引脚（I/O）数量，以满足终端对更小尺寸、更低成本与更高性能的综合 需求。自 2000 年后，在经历了从 PC 互联网时代、智能手机时代再到 AI/高性能计 算时代的跨越后，封装需求发生根本转变——从单芯片的封装优化，转向以多芯片 协同为核心的系统集成方案。智能手机时代，先进封装不仅要求更小的封装体积、 更低的功耗，还要求芯片之间实现更高速的互联、更强的异构协同。

封装范式的演进中，封装工艺升级跨过两大步：（1）外部封装：封装基板与 PCB 封装互联，（2）内部封装：芯片（Die）与封装基板以及芯片与芯片的互联。在这个过程中，封装内互联的主要方式从引线发展到了锡球、凸块以及微凸块等。目前业 界常以是否采用引线来区分传统封装与先进封装。按封装技术分，先进封装发展出 了 FC（倒装芯片）、2.5D/3D 封装、SiP（系统级封装）、WLCSP（晶圆级芯片级封 装）、FO（Fan-out，扇出型封装）等技术。其中 FC 包括 FCBGA 和 FCCSP；FO 和 WLCSP 都是晶圆级封装；2.5D/3D 封装中包括 CIS、HBM、EMIB（内嵌硅桥的封 装）及包含有缘/无缘硅中介层（Interposer）的封装等，台积电的 CoWoS 封装是最 典型的 2.5D 封装。相对高端先进封装方案主要集中在 2.5D/3D 封装和晶圆级封装。

1.1.2、 先进封装优势明显，应用场景丰富

多样化的先进封装技术在匹配适配场景下可充分发挥优势，包括且不限于性能 高、成本低、面积小、周期短等。 （1）性能高。以英伟达 H200 为例：6 颗高带宽内存（HBM3e） TSMC 4N 制 程，采用 CoWoS 封装技术集成在一起，实现高达 4.8TB/s 的互联速递，而传统的 PCB 连接芯片通常限制在不到 200GB/s。紧密的互联距离也大幅降低了芯片功耗，建设支 持大语言模型的数据中心在经济上变得可行。 （2）成本低。以 AMD 锐龙系列为例：采用 Chiplet 技术，异构集成多个小芯 片，而非单个大型的 SoC，每个小芯片可以选择更加适合的制程节点；同时比起面 积更大的 SoC，小尺寸芯片良率更高，因为在晶圆上同等面积同等数量的缺陷分配 在更多芯片上，这种方法将制造成本降低约 50%。

（3）面积小。以英飞凌 Optireg 线性稳压器为例，通过采用倒装技术，使得 IC的受热部分由正面转向封装底部，靠近 PCB，导热性提高 2-3 倍，其更高的功率密 度大大缩小了产品尺寸，与传统封装相比，尺寸缩小了 60%以上。 （4）周期短。以英特尔为例，作为 IDM 曾大幅扩张制造方面的投资，并开发 先进封装工艺，其数据中心GPU Max系列中，随着从单颗大型SoC切换到多颗芯片， 最大限度降低了芯片复杂度，同时现有小芯片的设计可复用。英特尔发现这可以将 产品上市时间缩短 75%。

先进封装不断拓展应用边界。从应用场景来说，先进封装已经覆盖了包括人工 智能、智能驾驶、AR/VR、HPC（高性能计算）、IoT（物联网）、5G、手机通信、区 块链等领域。从芯片类型来说，匹配合适的工艺技术后，先进封装可应用于 CPU/GPU、 APU、DPU、MCU、ASIC、FPGA、存储、传感器、模拟、光电子等多种芯片产品。 据《中国集成电路封测产业白皮书》，未来部分封装技术在特定领域将会有进一步的 渗透和发展，比如 FO 封装在手机、汽车、网络等领域会有较大的增量空间；2.5D/3D 封装在 AI、HPC、数据中心、CIS、MEMS 传感器等领域会有较大的增量空间。

1.2、 复盘 CoWoS 封装发展史：AI 算力革命的封装基石

在 AI 与高性能计算的浪潮中，CoWoS 走上核心舞台。作为先进封装体系中技 术门槛最高、集成密度最强的路线之一， CoWoS 凭借高带宽、低功耗、异构集成能 力强等优势，精准匹配 AI 与 HPC 时代对系统性能与能效比的强需求，逐步成为高 端 AI 芯片的封装标配，是 AI 浪潮中与先进制程并重的核心底座。回顾台积电以 CoWoS 为核心的先进封装工艺布局，我们认为可以分为三个关键时期： 1、探索与验证期（2008–2015）：研发以硅中介层为核心的 2.5D 封装工艺，并 进行早期的产品应用探索。 2、规模化商用期（2016–2021）：以英伟达为代表的 AI 芯片商全面导入，驱动 CoWoS-S 工艺不断升级； 3、技术平台化期（2022 年至今）：CoWoS-R 与 CoWoS-L 落地，3D Fabric 平台 逐渐走向成熟，多样化工艺继续支持 AI 时代向前。

1.2.1、 阶段一：探索与验证

2011 年台积电推出 CoWoS 封装，性能领先但面临成本掣肘。台积电作为推进 摩尔定律的先锋，前瞻性的看到了后道封装工艺的速率不如前道的缺口。在 2008 年 底，台积电设立集成互连与封装技术整合部门，2010 年着手 2.5D Interposer（中介层） 的技术开发，2011 年推出标志性 2.5D 封装技术 CoWoS（Chip on Wafer on Substrate）。 首代 CoWoS 基于 65nm 工艺，具备 0.25μm 线宽和四层布线能力，具有系统性能提 升、功耗降低与封装尺寸缩等优势。代表性应用是赛灵思（Xilinx）的“Virtex-7 2000T FPGA”芯片，以台积电 CoWoS 工艺将四颗 28nm 制程的 FPGA 芯片集成于硅中介层上，通过硅中介层实现芯粒之间的高速互联。该产品是当时全球容量最大的器件， 为客户提供了前所未有的 200 万个逻辑单元，在 2011 年实现小批量供货。CoWoS 性能强悍，但是同时也成本高昂，相比传统后道工艺，CoWoS 需要前道设备、工艺、 材料支持，比如制造硅中介层结构的 TSV 时，就需要用高深宽比的刻蚀设备。在 2012 年台积电 CoWoS 封装只有赛灵思一项订单。

台积电开发 InFO，既是 CoWoS 减配版，也是 FC（倒装封装）高配版，在消 费电子领域赢得市场空间。在 CoWoS 受制于成本高昂而市场表现不佳时，台积电同 步开发 InFO（Intergrated Fan-out）工艺。传统 FC 中，芯片与 PCB 之间需通过封装 基板连接，而 InFO 属于典型的扇出型晶圆级封装（Fan-Out WLP）：省去了封装基板， 直接通过 RDL（重布线层）将芯片与 PCB 互联，具备更紧凑的结构、更低的封装厚 度以及更优的散热与电性能，同时在成本上相较 FC 显著降低。2016 年发布的 iPhone 7 中，A10 芯片采用台积电 16nm FinFET 工艺，并配套 InFO 封装，实现了仅 0.23– 0.33mm 的超薄封装厚度。凭借这一差异化封装能力，台积电由此确立了对苹果 A 系 列芯片代工的长期独供地位。Yole2016 年预测，随着苹果与台积电共同推动 InFO 的 规模化应用，全球 Fan-Out 封装市场收入自 2016 年步入高速成长轨道。

1.2.2、 阶段二：AI/HPC 开启 CoWoS 规模化落地

英伟达 GPU 采用 CoWoS 封装，打开高性能计算市场。2016 年英伟达推出 Tesla P100 GPU，首次将 GP100 核心与 4 颗 HBM2 内存通过 CoWoS 封装集成，HBM 与 GPU 芯粒之间通过硅中介层实现高速互联，封装面积超过 600 mm²。其中的 GP100 核心采用当时最先进的 16nm FinFET 工艺，基于 Pascal 架构，在深度学习场景下实 现突破性性能提升：神经网络训练速度提高 12 倍，训练时间从数周缩短至数小时； 推理吞吐量提升 7 倍。同时，HBM2 合封显著提升内存带宽，与前代 Maxwell 架构 相比显存带宽提升约 3 倍。P100 优秀的性能精准匹配了针对深度学习的需求，也为 全球的 AI 热潮拉开序幕。

CoWoS 成为英伟达高端 GPU 封装的“标配”。在 P100 之后，2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封装；2017 年英特尔（Intel）的 Nervana 也不例外的交由台积电代工，采用 CoWoS 封装。因成本高昂而坐冷板凳多年 CoWoS 封测产能在2017年首度扩充。此后，CoWoS还被广泛应用于英伟达的Tesla、Quadro、 Titan 等产品系列，并延续至后续 A100、H100、H200、GB200 等旗舰 AI 芯片。据 台积电统计，在 2018 年，针对 AI/HPC 应用的 CoWoS 封装出货量已经突破 100 万 颗，而到 2020 年，采用 CoWoS-S 封装的芯片所构成的算力，已占据全球 Top500 超 算系统总算力的 50%以上。

中介层尺寸升级是 CoWoS 持续演进的核心方向，尤其是在 AI 应用对更高算力， 更多内存的需求下。作为典型的 2.5D 先进封装路线，CoWoS 工艺的技术突破集中 体现在硅中介层（interposer）的不断演进上。中介层承载了逻辑与存储芯片间的高 密度互联，而且尺寸对系统级集成的上限有决定性影响 ：中阶层尺寸更大，则有更 多空间承载更大的逻辑芯片与更多的 HBM。而受限于光刻掩模尺寸（单个掩模约 26×33mm），早期 CoWoS-S 中介层面积约为 775mm²，已接近传统单掩模极限。随着 高性能芯片需求激增，台积电通过掩模拼接技术（mask stitching），实现中介层由 1x reticle（单倍掩模）向 2x reticle、3x reticle 尺寸扩展。第二代 CoWoS-S 中介层尺寸 扩展至约 1150mm²，第四代则突破至 1700mm²，可支持封装 6 颗 HBM2，第五代则 进一步扩大至 2500mm²，约为 3x reticle 面积，足以容纳两个大型逻辑芯片（如双 GPU 或 CPU GPU）及 8 颗 HBM，实现相比前代近 20 倍晶体管数与 2 倍内存堆栈的集成 密度飞跃。

大尺寸中介层带来封装良率与产出效率的挑战，掩模拼接误差控制与晶圆利用 率是关键瓶颈。随着中介层面积不断提升，出现三个核心问题：其一，掩模拼接技 术虽可突破单一曝光尺寸限制，但边缘对位精度要求极高，容易产生拼接误差；其 二，较大中介层尺寸导致中介层和封装基板之间的 CTE（热膨胀系数）失配引起高 应力，即发生边缘曲翘问题，前两个问题都会影响良率控制；其三，中介层尺寸越 大，同一晶圆可切割的片数显著下降，进而影响整体产出效率。但是追求更大尺寸 中阶层，实际上是能不断提升 AI 芯片性能核心条件之一，因此，一方面，如何在提 升中介层尺寸的同时，控制制造难度与良率损失，是CoWoS技术代际升级中的核心； 另一方面，台积电也在同步探索除了硅作为中介层之外的其他解决方案。CoWoS-R 和 CoWoS-L 和应运而生，并早在 2020 年，两者即进入客户验证阶段。

1.2.3、 阶段三：技术平台化 工艺择优

2020 年，台积电决定搭建 3D Fabric 技术平台：CoWoS InFO SoIC，实现先 进封装工艺的模块化、体系化发展。台积电即提出构建“3D Fabric”异构整合平台， 是要将分散发展的多项先进封装工艺整合到一起，打通多类型芯片的系统级封装升 级路径。进入 2022 年后，随着 CoWoS-R 工艺进入试产，3D Fabric 平台也逐渐走向 成熟，其核心构成为三大技术分支：其一，以中介层为核心的 CoWoS 系列，涵盖 CoWoS-S（硅中介层）、CoWoS-R（RDL 中阶层）与 CoWoS-L（模塑 局部硅的中阶 层）；其二，基于扇出封装理念发展的 InFO 家族，包括 InFO_PoP 和 InFO_oS 等； 其三，以 3D 芯粒堆叠为代表的 SoIC 系列，构筑 3D 封装结构，包括 CoW 和 WoW 的等，未来也可能进一步以 SoIC CoWoS 及 SoIC InFO 的形式发展。

CoWoS家族中，CoWoS-R采用RDL中介层，降低成本的同时提升封装扩展性。 CoWoS-R 采用类 InFO 工艺，构建 RDL（Redistribution Layer）中介层，本质上为一 种“有机材料 铜布线”的中介层结构。该结构不再使用传统硅中介层，而是通过多 层铜互连与低 k 聚合物介质材料（如聚酰亚胺）实现芯粒之间的高密度连接。从结 构上，包括逻辑芯片、存储芯片及小芯片模块等均通过微凸点（micro bump）与 RDL 中介层互联，并最终由 C4 凸点连接至封装基板。整体结构较薄，封装厚度更易控制。 相较传统硅中介层（CoWoS-S），CoWoS-R 不需要 TSV，具备明显的成本优势，但 是随着尺寸提升，仍需面对掩模拼接和多种材料 CTE 失配引起的良率控制问题。台 积电已于 2023 年实现 CoWoS-R 的量产，2025 年有望推出 1.6x reticle 尺寸的大封装 规格，可支持汽车电子等下游场景。 CoWoS-L：局部硅互连 全局 RDL 作为中介层，兼顾高性能的同时，有望进一 步推进封装尺寸提升。CoWoS-L（Local Interconnect）是台积电 CoWoS 系列中面向 大规模 AI 和 HPC 应用的新一代封装架构，其最大创新在于采用硅互连（LSI）芯片、 全局 RDL 以及模塑形成中介层，取代传统的单一大尺寸硅中介层。LSI 单元保留了 硅中介层的优良特性，包括亚微米铜互连、硅通孔（TSV）和嵌入式深沟槽电容（eDTC）， 以确保良好的系统性能；同时在中介层中引入了绝缘体通孔（TIV）作为垂直互连， 提供了比 TSV 更低插入损耗的路径。与 CoWoS-S 相比，CoWoS-L 有效规避了大尺 寸硅中介层所带来的问题，比如成品率下降的矛盾。

从制备来说，CoWoS-L 中的 LSI 仍需前道工艺支持。CoWoS-L 采用的是“chip last”组装形式，即在顶部芯片堆叠前先完成中介层制造，而中阶层制造的第一步则 是以前道工艺完成核心的局部硅互连（LSI）制备。在大规模集成电路中，铜互连结 构的形貌直接影响电性能与最小线宽能力，LSI 的互连性能成为中介层性能的关键。 台积电目前已开发出两种 LSI 制程路径：一是基于铜双重大马士革（Dual Damascene） 工艺，另一种则采用铜 RDL（Redistribution Layer）工艺。具体来看，LSI-1 仍在 12 英寸晶圆上完成制造，先形成硅通孔（TSV）与第一金属层（M1），随后采用双重大 马士革工艺，以未掺杂硅酸盐玻璃（USG）作为介电层，实现铜互连结构的嵌入。 在该方案下，金属最小线宽/间距可达 0.8μm/0.8μm，金属厚度约为 2μm。LSI-2 同样包括 TSV 和 M1 结构，不同的是，在完成 M1 后，采用半加成工艺（SAP），以 聚酰亚胺（PI）为介电材料，形成铜 RDL 结构，其最小线宽/间距为 2μm/2μm，铜 厚约为 2.3μm。

台积电已于 2024 年量产 CoWoS-L，英伟达 Blackwell 系列 GPU 采用该工艺。 根据台积电 2024 年年报，CoWoS-L 已实现量产，并被确立为先进封装的重点发展方 向，当前 3.5x reticle 尺寸平台已完成开发，5.5x 平台正处于验证阶段。据台积电 2025 年在北美技术研讨会上最新规划，计划于 2027 年实现 9.5 倍 reticle 尺寸（120*150 mm^2）CoWoS 的量产，可支持 12 个或更多 HBM 与先进逻辑芯片高效集成。 Semianalysis 指出，英伟达 Blackwell 系列（GB200/GB300）采用 CoWoS-L 封装架构， 后续 Rubin 系列也将延续此技术路线。据工商时报，台积电预计将在 2025 年 Q4 开 始，将 CoWoS 封装技术从 S 转向 L。在 AI 推理与训练芯片对高带宽封装需求持续 提升的背景下，CoWoS-L 有望成为高性能计算时代不可或缺的底层封装平台，支撑 系统集成向更高密度与能效比演进。

CoWoS-L 或成为高端先进封装的主要技术路径。据 Digtimes 报道，2024 年底， CoWoS 月产能预计超 3.5 万片，其中 CoWoS-S 超过约 2 万片，CoWoS-L 约 1 万~1.5 万片，而 CoWoS-R 则相对少；展望 2025 年，CoWoS 月产能有望一举提升至 7.5 万 ~8 万片，其中 CoWoS-S 与 CoWoS-L 分别超 2 万片、4.5 万片，CoWoS-R 则提升至 1 万片。预计 2026、2027 年月产能将分别达 9.5 万片、13.5 万片，2028 年则再增至 15 万片，其中，CoWoS-S 与 CoWoS-L 分别达 1 万片、12 万片，CoWoS-R 达 2 万片。 在 AI 推理与训练芯片对高带宽封装需求持续提升的背景下，CoWoS-L 有望成为高性 能计算时代不可或缺的底层封装平台。

除了 S、R、L 三个版本外，CoWoS 工艺或将继续演化发展。 可能路径 1：CoPoS。据 TECHPOWERUP 报道，台积电正在准备新一代 CoPoS （Chip-on-Panel-on-Substrate）封装技术。CoPoS 在架构逻辑上与 CoWoS 一脉相承， 但将传统的硅中介层替换为面板尺寸基板，基板尺寸扩展到 310 × 310 mm 甚至更 大，同时具有更优的面积利用率。台积电计划 2026 年建造一条 CoPoS 试点生产线， 2027 年将重点改进工艺，以便满足合作伙伴的要求。台积电计划 2028 年年底至 2029 年年初实现 CoPoS 的量产工作，位于中国台湾嘉义的 AP7 工厂由于现代化的基础设 施和宽敞的空间而被选中，成为 CoPoS 先进封装技术的生产中心。

可能路径 2：CoWoP。据半导体产业纵横，CoWoP（Chip on Wafer on PCB）封 装引起产业内广泛关注，该工艺核心改进在于取消了独立的底层基板，转而采用高 质量的基板级 PCB（Substrate-Level PCB, SLP）作为替代。CoWoP 或将在 2025 年 8 月对英伟达 GB100 超级芯片进行功能性测试，以全面评估其在多个维度上的性能和 潜力。CoWoP 未来可带来七大改变，包括：信号完整性（SI）提升、电源完整性（PI） 强化、散热效能提升、降低 PCB 热膨胀系数以解决翘曲问题、改善电迁移 （Electromigration）、降低 ASIC 成本（无封装、无盖）、支持更弹性的芯片模块整合 方式等方面。我们认为，新技术的产业化与商业化进展值得持续关注。

复盘台积电的 CoWoS 发展可以得到结论：AI 应用为 CoWoS 封装打开成长空间， AI 芯片更强算力和更多内存的需求，驱动 CoWoS 向更大尺寸发展。在 CoWoS 工艺 迭代过程中，多掩模板拼接等工艺用于制造更大尺寸的硅中介层，但同时也引发了 良率控制的挑战，此外硅中介层尺寸提升也使得成品率下降。台积电同步开发了 CoWoS-R 和 CoWoS-L 工艺，以平衡成本和性能，对比来看，CoWoS-L 采用局部硅 互联 RDL 作为中介层，能满足高性能需求的同时，有望进一步提升尺寸，已成为台 积电发展的重点。英伟达等大客户已认可 CoWoS-L。预计未来 CoWoS 系列产能中， CoWoS-L 将占主要份额，同时 CoWoS 或将继续向下一代工艺发展。

2、 需求侧：HPC/汽车电子/消费电子带动先进封装市场扩张

2.1、 HPC/汽车电子/消费电子带动先进封装市场扩张

随着数字化、网络化和智能化推进，算力基础设施、智能驾驶、智能制造等方 面成为半导体市场的主要增长点。对于服务器、数据中心和存储用半导体需求，ASML 预计 2030 年达到 2490 亿美元，较 2023 年增长 173.63%，年复合增长率达到 15.47%； 工业电子的半导体需求将达到 1600 亿美元，较 2023 年增长 110.53%，年复合增长率 达到 11.22%；汽车电子的半导体需求达到 1490 亿美元，较 2023 年增长 109.86%， 年复合增长率为 11.17%。与之形成鲜明对照的是，个人电脑、网络、手机和消费电 子四类场景用半导体总体规模依然维持在全部半导体整体市场需求的近 50%，但 2023—2030 年增速相对较低，年复合增长率分别为 2.80%、6.15%、7.43%和 7.66%。

据 WSTS，2024 年全球存储芯片同比增长高达 81%，逻辑芯片同比增长 16.9%。 WSTS 预计 2025 年全球半导体产业将同比增长 11.2%达到 6971.84 亿美元；集成电 路有望同比增长 12.3%达到 6000.69 亿美元，其中存储芯片有望增长 13.4%，达到 1894.07 亿美元，逻辑芯片有望增长 16.8%达到 2437.82 亿美元。AI 浪潮下，算力和 存力需求迫切，高性能计算芯片和存储芯片是半导体市场增长的主要动力。

在高性能计算、AI/机器学习、数据中心、ADAS、高端消费电子设备等终端的 强势需求下，全球先进封装市场规模将从 2023 年的 378 亿元增加至 2029 年的 695 亿美元。据 Yole ，2023 年全球封装市场规模达到 850 亿美元，其中先进封装市场 规模为 378 亿美元，份额约为 44%，而预计到 2029 年全球封装市场规模能到达 1366 亿美元，先进封装市场规模达到 695 亿美元，份额提升到 51%。从终端应用场景来 看，高性能计算、AI/机器学习、数据中心、ADAS、高端消费电子等是先进封装技 术发展的主要驱动力。据 Yole，预计 2023-2029 年电信与基础设施（包括 AI/HPC） 的 CAGR 达到 20%，汽车与运输领域（ADAS/雷达等）的 CAGR 达到 16%，移动与 消费终端的 CAGR 约为 7%。

2.2、 算力产业军备竞赛，高端先进封装需求具有持续性

海外：北美云厂资本开支持续高增，AI“飞轮效应”或已形成。 2025Q2，四大北美云服务商（Amazon、Microsoft、Google、Meta）合计资本开 支（不含融资租赁）达到 874 亿美元，同比增长 69.4%，较 2025Q1 的 711 亿美元继 续抬升，再创历史新高。分厂商来看，Amazon Capex 超过 313 亿美元；Google 超 224 亿美元，Meta 和 Microsoft 分别在 165 和 170 亿美元以上。我们认为，海外 CSP 厂商继续抬升的 Capex，标志着 AI 军备竞赛进一步白热化。 我们认为：本轮资本开支的强劲增长，其核心驱动力已逐步从模型训练期的“预 投入”转向由实际 AI 应用大规模落地所牵引。我们看到，生成式 AI 在企业生产力 工具、编程、广告系统、内容创作平台等关键场景的商业化路径正加速跑通，用户 活跃度与付费意愿显著提升。这些应用层面的成功验证，不仅带来了即时的算力需 求提升，更向市场传递出明确的积极信号，驱动云厂商进一步加大 AI 基础设施（包 括数据中心、GPU 集群、高速网络）的投资力度，以抢占未来增长制高点。由此， “AI 应用落地→用户需求打卡→算力需求提升→基础设施扩张→支撑更复杂/普及 化应用”的正向循环已然形成，一个由 AI 应用驱动的、更具持续性的基础设施投资 飞轮正在加速运转。

国内：算力即国力，国产算力产业正跨越式发展。 2024 年《政府工作报告》明确提出，适度超前建设数字基础设施，加快形成全 国一体化算力体系。《2025 年中国人工智能计算力发展评估报告》指出，中国智能算 力发展增速高于预期，2024 年，中国通用算力规模达 71.5EFLOPS（EFLOPS 指每秒 百亿亿次浮点运算次数），同比增长 20.6%；智能算力规模达 725.3EFLOPS，同比增 长 74.1%。预计 2025 年，中国通用算力规模预计达 85.8EFLOPS，同比增长 20%； 智能算力规模将达 1037.3EFLOPS，同比增长 43%，远高于通用算力增幅。总体来看， 2023—2028 年中国智能算力规模和通用算力规模的五年年复合增长率预计分别达 46.2%和 18.8%。

国内云服务厂商资本开支基本保持较高水平。2025Q1，阿里的资本开支超 246 亿元/yoy 120.7%，腾讯资本开支约 275 亿元/yoy 91.5%，延续了 2024 年 Q4 AI 基础 设施建设的强劲势头。在海外 AI 飞轮效应的示范下，本土云服务厂商或将进一步增 加资本开支。

本土 AI 算力芯片蓬勃发展，自主可控趋势下产业链迎来发展窗口。国内如华为 昇腾 910B/910C 为代表的产品在算力性能上已显著超过英伟达 H20，寒武纪等企业 亦持续推出迭代产品。在互联技术与生态建设领域，国产厂商同步取得突破：摩尔 线程基于纯自研 MUSA 架构开发生态系统，并通过 MTLink 技术实现高速互联；华 为则推出 CloudMatrix384 超节点集群方案支持 Scale-up 扩展，均显示国产芯片在技 术层面已具备自主可控能力。在中美科技博弈的长期趋势下，中国 AI 产业构建“技 术-安全-生态”三位一体的自主可控体系，有望推动行业更稳定、健康地发展。国产 替代进展提速下，产业发展进入窗口期，国产高端先进封装迎来发展机会。

3、 供给侧：先进封装玩家众多，国产厂商加速突破

3.1、 FC、2.5D/3D 和 SiP 市场空间份额高，2.5D/3D 晶圆数增长快

从市场空间来看：FC、2.5D/3D 和 SiP 份额较高，2.5D/3D 封装增速最快。据 Yole 预测 2025 年全球先进封装市场份额达到 476 亿美元，其中 FC 封装 206 亿美元， 2.5D/3D 封装 145 亿美元，SiP 封装 82 亿美元，WLCSP 为 21 亿美元，FO 封装 19 亿美元。FC、2.5D/3D 和 SiP 在先进封装中的份额分别达到 43.3%、30.5%以及 17.2%， 累计超过九成。2.5D/3D、WLCSP 和 FO 等高性能的先进封装市场达到 185 亿美元。 从增速来看，AI 浪潮下 2.5D/3D 封装市场规模提升最快，预期 2022-2029 年 CAGR 达到 18%，同期 FC 为 9%，SiP 为 5%，WLCSP 为 2%，FO 为 5%。

从量上来看，先进封装晶圆数增长主要来自 2.5D/3D 封装。据 Yole，对应等效 12 英寸晶圆，2023 年全球先进封装达到 3642 万片/年，细分来看， SiP 为 1201.8 万 片/年，2.5D/3D 为 505.4 万片/年，FC 为 1429.7 万片/年，晶圆级封装为 505.1 万片/ 年。预计2029年全球先进封装将达到6413万片/年，对应2023-2029年CAGR为9.9%。 全球增长主要由 2.5D/3D 封装的晶圆片数增长拉动，预计 2023- 2029 年其 CAGR 高 达 30.5%，主要对 AI/ML、HPC、数据中心、CIS 和 3D NAND 形成支撑。

3.2、 全球领先厂商：大技术平台 先进工艺，竞争高端市场空间

先进封装布局方面，全球领先企业以 “大技术平台” “高端先进技术突破” 引领时代潮流。以台积电、三星和日月光为例： 台积电（Foundry）：打造 3D Fabric 技术平台，包含前端 SoIC（系统级集成芯 片，3D 垂直堆叠），后端 CoWoS 和 InFO（集成扇出型封装，2.5D 封装）。 三星（IDM）：推出 HIT 技术平台，整合 2.5D、3D 封装技术及异构集成方案， 包括 I-Cube（2.5D 封装，并行放置多个芯片）、H-Cube（2.5D 封装，支持逻辑、存 储与其他芯片混合封装）、X-Cube（3D 封装，垂直堆叠）。 日月光（OSAT）：推出 VIPack 先进封装平台，以 3D 异质整合为关键技术的先 进互联技术解决方案，包含基于高密度 RDL 封装、基于硅通孔（TSV）的 2.5D/3D IC 以及光电共封装。

按地区来看，中国台湾与美国的先进封装玩家占有全球超过 60%的市场份额。 据 Yole 数据，累计 2023 年先进封装 Top30 的玩家的营收，按地区看中国台湾份额 为 44%，美国 21%，韩国 10%，中国大陆已达到 20%。而对于高端的 2.5D/3D 封装 和 Fan-out 封装市场来说，头部厂商基本瓜分市场： 2023 年 2.5D/3D 封装市场规模 方面，Sony 营收占有 58%的市场空间（3D 封装的概念中包括异构集成的先进 CIS 芯片），其他厂商方面，三星电子 10%、台积电 14%、长江存储 8%、SK 海力士 6%、 英特尔 1%；在 Fan-out 市场方面，台积电占有 78%的市场空间（台积电 FO 封装技 术即 InFO，应用于苹果手机芯片封装），其他厂商方面日月光 8%、安靠 5%、长电 科技 4%，Nepes（韩国）3%，三星电子 2%。

CoWoS 封装供不应求，台积电正大幅扩张产能，预计 2026 年将达到 9 万至 11 万片每月。CoWoS 作为台积电主推的 2.5D 封装技术，已成为全球高性能 AI 芯片的 关键支撑工艺。从 NVIDIA H100 到 AMD MI300，几乎所有顶尖 AI 加速芯片均依赖 该技术实现高带宽、高密度互联封装。根据 SEMI VISION 预测，到 2025 年，NVIDIA 将占据全球 CoWoS 产能的 63%，其次为博通（13%）、AMD（8%）和 Marvell（8%）， 头部客户集中度高。为满足持续飙升的市场需求，台积电正在中国台湾新建 CoWoS 工厂加速扩产。SEMI VISION 数据显示，2024 年全球 CoWoS 产能约为每月 3.5 万 至 4 万片晶圆，预计 2025 年将提升至 6.5 万至 7 万片，而 2026 年有望进一步扩张至 9 万至 11 万片，产能增速显著。

除台积电外，矽品精密和日月光也在推进高端先进封装厂扩张。据全球半导体 观察统计，矽品精密推进多个先进封装厂产能，其中，潭科厂已于 2025 年 1 月正式 启用，聚焦 CoWoS 等高端封装工艺，配合英伟达等客户需求。日月光方面，K28 厂 专注于 CoWoS 产能扩张，2024 年 10 月 9 日动工，预计 2026 年完工。

3.3、 大陆厂商：具备先进封装产业化能力

中国大陆头部先进封装厂商已形成产业化能力，以平台化策略切入丰富的应用 场景，厚积薄发，高端先进封装服务亟待突破放量。以长江存储、中芯国际与盛合 晶微为例： 长江存储（IDM）：推出晶栈 Xtacking 架构（ 将混合键合应用于 3D NAND， 独具特色的技术路线）；据 SEMI，三星从第十代开始使用长江存储的专利技术，特 别是在新的先进封装技术“混合键合”方面。 中芯国际（Foundry）：以晶圆代工 封测外包的方式，为客户提供从晶圆生产制 造到单颗芯片封测服务，涉及凸块与晶圆级尺寸封装。对于 CoWoS 等 2.5D 封装， 国内的中介层基本由 SMIC 制造，再交由 OSAT 完成 WoS 封测，SMIC 是高端先 进封装中的关键一环。 盛合晶微（OSAT）：推出 SmartPoser 技术平台（三维多芯片集成封装），提供晶 圆级封装（WLP）和芯粒多芯片集成封装等全流程的先进封测服务。据 Yole，盛合 晶微是全球封测行业 2023 年收入增长最高的企业；根据 CIC 灼识咨询《全球先进封 装行业研究报告》有关 2023 年中国大陆地区先进封装行业统计，盛合晶微 12 英寸 中段凸块 Bumping 加工产能第一，12 英寸 WLCSP 市场占有率第一，独立 CP 晶圆 测试收入规模第一。

从市场份额看，中国大陆领先的先进封装厂商在中高端市场已经具备一定竞争 力，在 2.5D/3D 和 FO 封装领域仍存在突破空间。据 Yole 行业报告中披露的 2023 年先进封装细分市场及份额数据，在 FC 的市场中，中国大陆厂商占有一定份额，细 分 FCBGA 和 FCCSP 来看，通富微电、长电科技、华天科技和盛合晶微合计市占率 分别达 16%和 17%，表明在中高端先进封装领域，国内领先厂商已形成突破，具备 国际竞争能力。在 SiP 和 WLCSP 等小型化、高集成度平台上，通富微电、长电科技 和华天科技也有持续布局，其中长电科技在 SiP 和 WLCSP 分别占据 9%和 13%的份 额，表现突出。相比之下，在技术壁垒更高的 2.5D/3D 和 Fan-out 封装中，中国大陆 封测厂商市场份额仍较低，仍需在技术与客户结构上实现进一步提升。

封测产业是中国大陆在半导体产业链中的强势环节，有望率先在全球范围内从 追赶走向引领。中国封测产业是在整个半导体产业中发展最早，在规模与技术能力 方面与世界先进水平较接近。2024 年中国大陆头部封测厂继续强势突破，营收增长 强劲。按全球 OSTA 营收排名，长电科技、通富微电、华天科技和智路封测分别位 列第三、第四、第六和第七，长电科技同比增长达到 17.7%，华天科技同比增长达到 25.4%，通富微电和智路封测分别同比增长 7.1%和 6.7%。全球封测产业加速向中国 大陆转移，2024 年中国大陆封测厂商市占率已达到 27.8%。

2025 年大陆高端封测产线进入投产与良率提升的关键期。通富微电、华天科技、 盛合晶微、长电科技、物元半导体扩建先进封装产线，技术向 2.5D/3D 堆叠、多芯 片集成及大尺寸晶圆级封装演进。盛合晶微投资超百亿元建设三维多芯片集成封装 项目，目标月产 8 万片金属 Bump 及 1.6 万片三维封装；长电科技同样投资百亿推进 晶圆级微系统集成项目，一期规划年产 60 亿颗高端封装芯片。此外，通富微电、华 天科技、甬矽电子和物元半导体等厂商也正加速布局先进封装产能，推动本土先进 封装向高端突破。

4、 格局生变：关注本土高端先进封装切入机会

4.1、 CoWoS 走向分工合作，OSAT 迎来切入窗口

从工艺上来说，先进封装处于前道晶圆制造与后道封测之间的交叉区域，前道 和后道的玩家参与其中。半导体产品的加工过程包括晶圆制造（前道）和封装（后 道）测试。先进封装则所属晶圆制造和封装测试之间，属于“中道”环节。具体而 言，如 Bumping（凸块）、RDL（重布线层）和 TSV（硅通孔） 等先进封装工艺中， 会涉及光刻、刻蚀、电镀等环节，需要用到光刻机、刻蚀设备、电镀设备等。基于 技术工艺的需求，具有晶圆制造生产设备厂商可以深入参与其中，能够在先进封装 的高端部分发挥作用，如英特尔、三星等 IDM 厂商和以及台积电、中芯国际等晶圆 厂。OSAT 为扩张先进封装业务，也将进一步向高端化演进，突破先进封装技术并建 设先进厂房。

从玩家结构来看，已形成“高端工艺由 IDM 与 Foundry 占据领先优势，中端 先进封装放量靠 OSAT”的鲜明分层。据 Yole 数据显示，以 2023 年全球先进封装等 效 12 英寸晶圆片数计，IDM 与 Foundry 已分别占据近 26%和 9%的市场份额，OSAT 市场份额约为 65%。以 2023 年先进封装各技术平台的市场营收份额计，细分技术平 台的份额分层较明显，具体来看：在 2.5D/3D 封装方面，IDM 份额超过 83%，Foundry 份额达到14%；在Fan-out封装方面，Foundry份额高达80%，其中台积电份额为78%； OSAT 则主要在中端先进封装平占据主导地位，细分 FCBGA、FCCSP、SiP 以及 WLCSP 封装技术，市场份额分别超过 51%、56%、56%和 68%。

CoWoS 走向精密协作，前道晶圆厂与后道 OSAT 协同正逐步成为主流模式。 在 2.5D 封装，尤其是 CoWoS（Chip-on-Wafer-on-Substrate）封装技术快速发展 的背景下，全球玩家均希望切入这需求激增的核心市场。然而，该领域的关键挑战 不在于极端的技术壁垒，而在于良率控制。由于 CoWoS 封装涉及 HBM 等高价值部 分的堆叠连接，一旦成品率低，将直接导致整体系统级报废，造成较大成本损失。 因此，稳定实现高良率的全流程能力成为衡量竞争力的核心标准。目前，仅台积电、 三星、英特尔等少数厂商具备覆盖先进逻辑芯片制造、中介层加工到封装集成的全 栈式 CoWoS 能力，而台积电凭借高节点工艺与封装良率的双重优势处于领先地位。

供应链中 CoWoS 已逐渐形成两种合作框架：一是“台积电   第三方 OSAT”， 由台积电完成中介层与堆叠互连（CoW），封装由日月光等OSAT完成（on Substrate）； 二是“第三方晶圆厂   OSAT”，如联电、格芯提供中介层，由安靠、日月光等完成 封装（WoS）。但对于 OSAT 厂而言，know-how 积累需要时间，也需要面对中介层 尺寸扩张带来的工艺风险，此外，分工模式下协同产出的良率提升，也需要依赖双 方工艺能力的共同进步。整体来看，2.5D 封装从一体化走向分工协作，前道晶圆厂 与后道封装厂联手构建协同制造体系，是提升效率与产能的重要路径。

我们认为，合作展开 CoWoS 的模式，一方面对于后道 OSAT 而言，切入 CoWoS 供应的门槛相对降低，有助于积累 know-how；另一方面对于整个产业而言，在 CoWoS 完整产线尚未跑通放量前，通过合作的方式能较早实现出货，缓解供不应求 的情况。

4.2、 高端先进封装：国产 AI 算力产业链瓶颈与破局之路

制造和封测的供给短缺是当前国产 AI 产业的核心矛盾。我国 AI 芯片产业正蓬 勃发展，以华为昇腾 910B/910C 为代表的产品在算力性能上已显著超越英伟达 H20， 寒武纪等企业亦持续推出迭代产品。国产算力芯片在技术层面已经具备自主可控能 力。而在供给环节，在制造端，受限于 EUV 出口限制和台积电代工限制，国产算 力芯片仅能依赖于中芯国际的多重曝光工艺生产算力芯片，但受限于国产半导体设 备在不断发展过程当中的阶段性瓶颈和缺乏经验导致的工艺低成熟度，目前生产良 率仍较低，是算力芯片放量的瓶颈之一。封测环节，高端先进封装产能同样是瓶颈。 但是相比制造，我们认为封测环节与海外的差距更小，且突破路径清晰： 其一，以盛合晶微、长电科技、通富微电为代表的国产封测厂商已具备 2.5D 封 装等高端封装技术实力。其二，台积电的初代 CoWoS 采取 65nm 制程，在此节点国 产设备等配套已基本成熟。其三，CoWoS 封装分工合作的范式下，虽然硅中介层制 造仍依赖中芯国际产能，但封测厂商在高端先进封装环节的参与度提升，可为 CoWoS 全产线放量积累 know-how。 我们认为 2025 年高端先进封装产线建设的高速发展期，国产封测厂商在高端封 测方面已进入关键突破窗口，重视本土厂商高端封测产线良率和产能利用率提升， 带来的估值、盈利能力提升机会