三星电子修改了其下一代DRAM开发战略。据报道，该公司最近将之前作为项目开发的“B1b”技术纳入其正式路线图，并将其命名为“D0a”，这是首款10纳米以下（nm）的DRAM。

最初，三星电子的D0a工艺指的是垂直晶体管（VCT）DRAM。后来，VCT DRAM被归类到单独的“D0a-V”工艺中。 三星电子更改D0a名称的原因是为了加速将最先进的封装技术引入通用DRAM。B1b指的是一种通过晶圆间（W2W）混合键合来提高内部集成密度的技术。

一位官员解释说：“最初，B1b工艺正处于研发阶段，但并未纳入三星电子的官方路线图。此次战略调整后，B1b工艺已被纳入D0a路线图。这表明三星电子正在积极推进B1b DRAM的快速商业化。”

据 ZDNet Korea 23 日的报道，三星电子已将其下一代 DRAM D0a 的概念从现有的 VCT DRAM 改为 B1b。

DRAM 的发展历程是通过缩小内部电路线宽实现的。最新商用的 DRAM 是 1c（第六代 10nm 工艺），其线宽为 11-12nm。下一代产品 1d（第七代 10nm 工艺）的线宽为 10-11nm，实际上代表了最后一款 10nm 工艺的 DRAM。然而，在此语境下，“线宽”是一个用于衡量性能的营销术语，而非实际的物理数值。

三星电子尝试了多种技术创新来实现首款10纳米以下工艺的DRAM（D0a）。其中一项具有代表性的技术是B1b。

B1b 是一种将存储单元和外围驱动电路（外围器件）分别制造在不同的晶圆上，然后再键合在一起的技术。这种结构中，存储单元位于外围器件之上。与将存储单元和外围器件集成在单个晶圆上的传统方法相比，B1b 的优势在于能够实现存储单元的高密度排列。另一个优势是，可以分别对存储单元和外围器件应用优化的工艺。

B1b 采用 W2W 混合键合技术。混合键合技术直接连接各芯片的铜线。与使用小凸点连接芯片的传统封装方式相比，这种方法可以提高芯片的集成密度和性能。W2W 混合键合技术在 400 层及以上的高堆叠 NAND 闪存中也得到了广泛应用。W2W 代表晶圆对晶圆键合。

VCT DRAM，以前被称为三星电子的 D0a 工艺，现在更名为其衍生产品 D0a-V。VCT 是一种将晶体管垂直排列的技术，这些晶体管以前是在 DRAM 单元（内存存储的最小单元）内水平排列的。

将晶体管结构改为垂直方向可以减小单元面积。现有单元面积为 6F²（正方形），由水平和垂直参考尺寸相乘得到（F：特征尺寸）。应用 VCT 技术后，单元面积可减小至 4F²。更小的单元面积允许在相同面积内集成更多单元。

然而，VCT DRAM被认为具有极高的技术难度。它需要高纵横比蚀刻技术来垂直形成晶体管，并且需要应用新材料来解决因单元面积减小而导致的漏电流增加问题。

另一方面，诸如B1b之类的W2W混合键合技术已应用于现有半导体制造工艺的大规模生产，例如CMOS图像传感器和高堆叠NAND闪存。因此，可以解读为三星电子已将D0a工艺的实施优先级从现有的VCT DRAM转向B1b。

另一位官员表示：“由于 B1b 在设计方面比 VCT 的商业化门槛更低，因此业界认为 B1b 技术很可能会抢占先机。”他还补充道：“三星电子内部也有一种氛围，即加快采用 B1b 而不是 VCT。”

B1b技术在三星电子的下一代高带宽内存（HBM）业务中也将发挥重要作用。目前，三星电子正在评估将B1b技术应用于HBM5（第八代）的计划。

HBM5 预计将于 2029 年左右投入量产。三星电子正在开发该产品，目标是使其运行速度比上一代产品 HBM4E 提高 50% 以上。

与此同时，预计基于B1b架构的D0a DRAM最早也要两年左右才能真正实现商业化。业内人士预计，具体的量产投资计划将于明年年中左右最终确定。

当然，VCT DRAM也在同步持续研发中。业界评估认为，未来VCT DRAM和3D DRAM有可能基于B1b技术共同开发。3D DRAM是一种将存储单元垂直堆叠的技术，预计将在VCT DRAM之后推出。

Tech Insights高级副总裁崔正东解释说：“B1b最终将与VCT DRAM或3D DRAM并行应用。由于分别制造单元和铁氧体有很多优势，混合键合技术将作为一个单一平台应用于未来的DRAM单元架构。”