9月16日上午，在2026年新思科技开发者大会上，台积电中国区总经理罗镇球发表了主题演讲。他指出，在人工智能（AI）驱动下半导体产业正经历的第四次工业革命，台积电已将2030年全球半导体产值预估上修至1.5万亿美元，其中AI与HPC将占据55%的份额。

为弥合AI算力需求指数级增长与摩尔定律放缓之间的缺口，台积电正以先进制程、3D先进封装与光互连技术三线并进，并与新思科技及客户携手深化在DTCO与AI驱动设计优化领域的协同，共同重构面向AI时代的芯片设计生态。

AI热潮驱动之下，2030年半导体产值将突破1.5万亿美元

从人类科技发展的历史来看，我们已经历了分别由蒸汽机、内燃机与电力、信息产业驱动的三次工业革命。罗镇球将当前AI驱动的变革定位为“第四次工业革命”——智能革命。他指出，AI已开始渗透于各类终端产品：手机、IoT设备、机器人、人形机器人以及AR/VR产品。这一趋势也直接推动半导体市场规模的预期大幅上修。

罗镇球指出，台积电创始人张忠谋在数年前曾预估2030年全球半导体产值达1万亿美元时曾被质疑过于激进，如今这一数字已被证明“太过保守”。台积电最新预估将2030年全球半导体产值上修至1.5万亿美元。虽然这当中一部分是由于AI热潮导致的存储芯片供不应、价格暴涨所驱动的。

从半导体产业的结构来看，2000年全球半导体产值主要由IDM（整合元件制造商）厂商贡献，但到2023-2024年，无晶圆厂设计公司（Fabless）的产值已超过IDM厂商。根据台积电的预估，到2030年，全球半导体产值当中中超过三分之二将来自无晶圆厂设计公司。比如，系统公司纷纷切入芯片设计——小米等企业已推出自研芯片，目的在于通过芯片设计掌控技术主导权并实现产品差异化。

台积电对2030年1.5万亿美元半导体产值的分布预判为：AI与HPC占55%，智能手机约20%，汽车约10%，IoT约10%，工业及其他约5%。这一结构与过去数十年形成鲜明对比：上世纪八九十年代PC是最大半导体应用，2000年后手机接棒，2020年后AI/HPC成为最大且产值最高的应用。

罗镇球指出，当前AI算力需求的增长曲线与摩尔定律放缓之间的差距已经成为一项核心矛盾。

比如，在AI模型训练方面，过去这几年来，文字或图片类模型训练的算力需求每年增长约5倍。随着AI模型转向多模态（文字、图形、声音、影像并行），对于算力需求的增长速度将更加惊人，可能将达到超过10倍的高速的成长。

在AI推理方面，以Token的消耗来看，在2022年至2025年的三年间，全球使用的Token大概增长了约500倍左右。但是随着AI推理由过去的“一问一答”的模式转向能够主动完成任务的“智能体AI”时代，对于Token的消耗将会呈现指数级增长。特别是随着越来越多的人开始使用智能体AI，这背后需要更为庞大的算力作为支撑。

从实际的先进逻辑制程增长来看，在2023年之前的年复合增长率大概在10%至15%之间。但是自生成式AI开始出现之后，这一增长率开始超过了30%。这也反映了AI基础设施建设及应用，正在推动整个半导体行业持续加速增长。罗镇球强调，这个增长率是受限于晶圆厂和封装厂的产能供给，而非需求增长只有30%，因为从建厂到达产往往需要数年的时间。

另一方面，先进逻辑制程工艺受限于摩尔定律，每两年左右晶体管的密度才能翻一倍，并且随着摩尔定律的放缓，这个增速也在放缓。这就导致了每年超过5倍增长的AI算力需求与两年一倍的晶体管密度提升之间的巨大差异，因此，必须通过先进工艺迭代之外的路径来弥补。

台积电的应对之策：制程、封装与光互连三线并进

罗镇球将台积电的应对策略概括为三个层面的技术平台：先进制程、先进封装和光互联技术。

在先进制程方面，台积电仍在推动摩尔定律的继续前进，最新的2nm（N2）制程已于2025年第四季度进入大规模量产，采用第一代纳米片（Nanosheet/GAA）晶体管技术，在高雄Fab 22与新竹厂同步生产。与N3E相比，N2在同等功耗下速度提升10%-15%，同等速度下功耗降低25%-30%，芯片密度增加超过15%。后续节点规划包括N2P（2026年下半年量产）、A16（1.6nm级，采用背面供电），以及更远的A14/A13/A12节点，均在2030年之前陆续推出。

正如前面所指出的，仅仅依靠先进制程工艺的迭代，已经不足以支撑AI算力的需求。因此，先进封装和异构集成、光互联成为了提升算力的新路径。

比如3D封装，需要把不同的芯片以垂直堆叠的方式封装在一起，从而增加整个SoC的算力。罗镇球指出，现在单一芯片已有数百亿晶体管，预计2030年将出现单个封装内含多个芯片堆叠、超过1万亿个晶体管的系统级封装。虽然这会带来堆叠、散热等方面的问题需要解决。

在先进封装之外，在芯片和芯片之间，我们还可以通过光互联的方式来取代铜线的互联，从而能够更好地将更多的算力芯片整合在一起，形成一个完整的算力系统，从而实现以数量叠加来应对算力高速增长的需求。

台积电的先进封装技术矩阵包括：InFO、SoW、CoWoS系列2.5D封装，System-on-Wafer（Chip on Wafer和Wafer on Wafer）等晶圆级3D封装方案。散热、集成、堆叠良率是持续攻坚的工程难题。

在光互连技术方面，台积电正推动以光互连取代铜线实现芯片间高速通信。罗镇球描述了光互连的演进路径：先用于封装外（off-package）连接，再进入封装内（in-package），最终将光引入芯片内部特定区域。这是突破电互连带宽瓶颈、支撑AI算力指数级增长的关键技术方向。

台积电与新思科技的协同设计生态

罗镇球强调，晶圆制造技术的单点突破不足以应对算力渴求，设计生态的协同重构同等关键。台积电与新思科技自1986年（新思）/1987年（台积电）成立之初即建立合作关系，在AI时代这一伙伴关系更加紧密。

在演讲中，罗镇球回顾了芯片设计方法的历史演变。他指出，过去做好一个设计，从晶体管选型、布线、时序到功耗与性能的权衡，“很多都是通过过往经验，这里要放这么高的cell，那个线要怎么拉，这个power要怎么做，都是用老师傅的方法在做”。但这种依赖经验的方式，在面对先进制程下的复杂设计空间时已难以为继。

台积电与新思科技合作推出的DSO.ai（Design Space Optimization），正是对这一痛点的回应。

罗镇球解释了其运作逻辑：“你在design space里面有很多种组合，不同的cell、不同的位置、不同的track、不同的package，还有不同的PPA绕法。在这样子的情况之下，我们利用AI做最优化，帮各位找答案，让你的PPA——power、performance跟area能够做到最佳。”

他透露：“客户设计的速度经由DSO.ai的方式，确实可以比较快，面积可以比较小，功耗可以比较低。平均功耗相比之前可以降低7%。”

此外，对于设计人员经验要求更高的模拟电路设计，新思科技的ASO.ai 则是业界首个将 AI 驱动的自动化真正落地到模拟与混合信号（AMS）设计全流程的工具。它主要解决的就是模拟电路设计中长期依赖“老师傅手艺”、高度依赖人工试错的效率瓶颈问题。

“经由新思的Analog设计工具，能够让你的模拟电路从上一个节点，很顺利地迈到新的工艺节点上去，节省各位设计的时间以及认证的时间。”罗镇球解释道。这意味着，当模拟芯片从一代制程迁移到下一代时，设计团队不必从零开始重新摸索工艺特性，EDA工具可以帮助平滑过渡。

此外，新思科技也开始将智能体AI融入到了产品当中，推出了覆盖从芯片到系统的智能体产品组合，进一步帮助客户加速芯片设计及验证。

如果说新思科技的DSO.ai和 ASO.ai 以及智能体平台解决的是具体的设计和验证问题，那么DTCO（Design Technology Co-Optimization，设计与工艺协同优化）则涉及更根本的难题——如何让设计意图与制造工艺在早期阶段就实现对齐。

罗镇球坦言，DTCO“事实上是一个相对比较难解决的问题”，但台积电与新思科技“也持续在努力”。

“我想各位芯片设计工作者，跟晶圆制造厂，跟EDA公司，事实上我们就是合在一起做迭代的。我们一定想办法让各位能够做出最高效的产品，而且在最快的时间里面能够做出来，这是台积电跟新思共同在努力的目标。”罗镇球说道。

在这一阶段，台积电的角色是“负责的部分”——不断精进工艺，“让算力变快，让温度降低，让功耗变小，让密度变大”。新思科技的角色则是“re-engineering the future”，协助重构设计生态，让客户“time to market”很快地把产品做出来，“time to value”很快地让你的产品有价值”。

罗镇球强调，当制程逼近物理极限、设计复杂度指数级上升时，单靠晶圆厂“把晶体管做小”或单靠EDA公司“把工具做好”，都不足以应对AI时代的算力需求。真正的突破来自晶圆厂、EDA厂商、芯片设计厂商三方的深度协同设计（Co-design）。

罗镇球的演讲也呼应了新思科技总裁兼首席执行官盖思新（Sassine Ghazi）提出的三大创新方向：Agentic AI（AI智能体）、Co-design（协同设计）和电子数字孪生。其中，Agentic AI加速融入工程研发流程，提升工程生产力；Co-design推动芯片、软件与系统协同优化；电子数字孪生则通过高保真仿真和多物理场分析，加速产品设计、验证与落地。