国内3D DRAM刻蚀工艺获重要突破，一篇论文让国产设备获得入场资格

电子发烧友网报道近日，国内半导体设备企业北方华创在IEEE期刊发表学术论文，公开了面向下一代3D DRAM存储芯片制造的两步循环刻蚀工艺。此前业界普遍认为，先进DRAM的平面微缩已日益依赖EUV，而此次新工艺的披露，有望为无EUV光刻机条件下开发下一代DRAM提供候选工艺路径。

论文的价值在于证明这条路走得通

DRAM密度竞争的物理尽头，是传统6F²架构的微缩极限。过去数十年DRAM的密度提升路径是平面微缩，从8F²缩到6F²，制程从20nm级推进到10nm级。

但1β节点以后，单纯靠光刻缩线宽已经逼近物理极限，继续往下推会导致单元电容容值下降、漏电加剧、结深控制失控。因此下一代架构方案是把存储单元晶体管垂直立起，单元占地从6F²压缩到4F²，再通过垂直方向多层堆叠进一步提升密度。三星、SK海力士已把4F²视为通向3D DRAM的过渡架构，正加速原型开发。

而在硅基4F²/3D路线里，制造流程的骨架是Si/SiGe多层堆叠+牺牲层剥离。具体做法就是用外延技术在硅片上交替生长几十乃至上百层SiGe和Si薄膜，然后通过选择性刻蚀把SiGe层精准剥离，在留下的Si层空隙中构建字线、位线、栅极，这样留下的硅骨架就是3D DRAM单元的垂直结构。

这个思路在GAA逻辑器件上已经成熟，例如纳米片晶体管的沟道释放同样依赖Si/SiGe选择性刻蚀，3D DRAM不过是把同样的工艺范式从逻辑迁移到存储。

而北方华创此次发表的论文，就是在这个流程的关键刻蚀环节上，提出并验证了一套两步循环工艺。需要注意的是，该成果最早于2026年3月在CSTIC（中国半导体技术国际会议）报告，9月才在IEEE期刊正式发表。

该论文的核心便是在Si/SiGe多层堆叠结构中，如何用氟基化学实现高选择比、高均匀度的横向刻蚀？这不仅是中国产业界面临的特有难题，同时也是全球3D DRAM研发者共同面对的物理瓶颈。三星、SK海力士、美光、IMEC都在解这道题。

北方华创的这篇论文就是给出了一个解法，并且其参数，包括Si/SiGe刻蚀选择比>500:1、64对交替层堆叠结构均匀度>95%、200nm Si层单次损耗<10埃等，在国际公开文献中属于第一梯队。

当然，需要注意的是，两步循环刻蚀并非北方华创首创的概念，其创新点在于具体工艺窗口的优化与验证。这意味着竞争对手完全可能用不同参数组合达到类似效果，因此这篇论文的最大价值其实在于证明了这条路是走得通的。也为国内相关存储企业在DUV约束下的下一代技术路线图提供了一个候选工艺选项。

北方华创给出的“解”

在3D DRAM的Si/SiGe堆叠刻蚀中，存在以下核心难题。例如氟自由基与Si和SiGe都会发生自发化学反应（生成挥发性的SiF₄/GeF₄）。热力学上它天然没有选择性。在平面结构里刻蚀几十纳米无所谓，但在64层堆叠里，Si骨架才200nm厚，如果每层刻蚀时Si都被啃掉几纳米，累积下来沟道厚度失控、器件参数全面漂移。

北方华创在论文中提到，可以利用SiGe中锗的化学特性，例如氟自由基刻蚀SiGe时，Ge倾向于在表面残留形成氟化锗钝化层，这层钝化物同时覆盖暴露的Si表面，反过来抑制氟对相邻Si层的侵蚀。工艺窗口调得越准，钝化层越致密稳定，选择比越高。大于500:1的选择比意味着化学控制精度已达到“刻蚀500nm硅锗只碰1nm硅”的水平，硅层单次损耗小于10Å（约3-4个原子层）就是直接证据。

对比国际同方向研究，如延世大学ICP-RIE方案用CF₄/N₂化学达到37:1，气体刻蚀技术在GAA内侧墙空腔上可达ICP的9倍选择性，500:1处于可验证的领先量级。

此外，在高深宽比的开口里，刻蚀是输运受限的。例如中性自由基要靠扩散到达孔底，而反应副产物（SiF₄、GeF₄及氟化物聚合物）要靠扩散排出来。孔越深，新鲜气体进得越少、废气排得越慢，就出现经典的ARDE效应（Aspect Ratio Dependent Etching，深宽比相关刻蚀），即顶上的层刻穿了，底下的层还没刻到，64层结构均匀度崩塌。这就是为什么很多方案只能做到16层、32层。

北方华创采取两步循环的方式，第一步用无偏置的纯中性自由基刻蚀。不加偏压意味着没有高能离子轰击。离子在深孔里会因电荷积聚效应偏转、打歪侧壁，而中性自由基不带电、不受孔内电场畸变影响，扩散行为更符合预期，能均匀到达每一层。当然代价是刻蚀速率慢、且各向同性，需要靠钝化层约束。

第二步则是用反应气体做等离子体辅助清理，周期性地把孔底堆积的副产物化学清除掉，疏通排气管道，让下一轮刻蚀气体能够继续深入。这在方法论上借鉴了ALE（原子层刻蚀）的循环思想，也是为何能够达到64对交替层堆叠结构均匀度>95%。

需要说明的是，3D DRAM的密度靠层数堆出来，而堆叠层数的上限不是由外延决定的，是由释放刻蚀决定的。IMEC能在晶圆上外延生长120层、300层Si/SiGe，但如果没有刻蚀设备能把300层里的SiGe全部均匀掏干净，堆得再高也没用，北方华创的64层均匀刻蚀demo，等于把层数堆叠又往前推了一步。

不过这份论文终究还是处于实验室中的结论，既没有良率与量产数据，也没有客户端导入与验证。而对应的GAA逻辑器件上同样类型的Si/SiGe选择性刻蚀（沟道释放、内侧墙空腔）已是国际量产工艺，泛林、东京电子等均有对应设备产品线。

只能说北方华创的这份论文是将国内存储行业，在3D DRAM这一领域，拉到了与全球竞争者同一起跑线上。

尽管尚未量产，但该论文使北方华创成为继Lam、TEL之后第三家在公开文献中展示>500:1选择比+64层均匀刻蚀数据的设备商，这意味着当国内存储厂启动3D DRAM联合开发时，国产设备首次具备了进入工艺验证环节的入场资格。

总结

在DRAM从平面微缩转向垂直堆叠的技术路线中，刻蚀是这套工艺里最难啃的一关，高深宽比刻蚀、微负载效应更是直接卡住成败。北方华创针对这个核心难题，拿出了一套两步循环的技术方案，还通过IEEE论文放出了实验室阶段表现十分亮眼的测试数据，技术层面确实做到了靠前卡位，硬实力是真实存在的。

但目前所有好看的参数，都只停留在实验室环境。至于能不能真正导入芯片客户产线、器件实际集成效果怎么样、良率能不能跑通、什么时候能量产，这些决定这项技术到底有多大产业价值的关键问题，现在全部还没有落地。不过这算是一次实打实的技术卡位，还需要以年为周期接受产业验证的工程结果