三星亮剑HBM5：性能达HBM4E两倍，“大杀器” 性能目标也定了

电子发烧友网报道日前，在 SEMICON Taiwan 2026 现场，三星电子 DS 部门存储器事业部产品企划团队负责人崔长锡公布下一代存储器战略：HBM5 整体性能目标提升至 HBM4E 的 2 倍，单瓦性能提升 20%，热阻降低 20%；同时发布全新架构 zHBM（目标性能为 HBM4E 的 8 倍）、面向端侧 AI 的 zNAND‑O，以及统筹上述技术的下一代 3D 存储战略框架 “C.U.B.E”。

这并非一次简单的产品迭代发布。在全球 AI 算力军备竞赛白热化的当下，HBM 已经从边缘存储器件升级为 AI 时代的战略级基础设施。三星此次高调亮相，本质是争夺下一代 AI 存储器市场的话语权。

HBM5 标准解读：为什么被称作划时代的一代

JEDEC 于 2025 年 4 月发布 HBM4 标准（JESD270‑4），确立这一代产品技术基线：2048‑bit 接口、每引脚 8 Gbps、单堆栈最高带宽 2 TB/s；通道数量由 HBM3 的 16 个翻倍至 32 个（每通道包含 2 个伪通道）；支持 4/8/12/16 层堆叠，采用 24Gb 或 32Gb 裸片密度，单堆栈最大容量可达 64GB；同时通过可选 VDDQ（0.7V–0.9V）与 VDDC（1.0V/1.05V）电压档位优化能效表现。

不过在标准落地过程中，三星、SK 海力士、美光的实际产品性能均超越规范指标。以三星 HBM4 为例，显存可实现最高 11.7 Gbps 稳定传输速率，较行业标准 8 Gbps 提升约 46%，单堆栈带宽最高可达 3.3 TB/s，为 HBM3E 的 2.7 倍，并规划通过 16 层堆叠实现 48GB 容量。

HBM5 是 JEDEC 体系下第八代高带宽内存，迭代序列依次为：HBM → HBM2 → HBM2E → HBM3 → HBM3E → HBM4 → HBM4E → HBM5。参考 KAIST TERALAB 等机构公开的行业路线图，HBM5 基准方向为：接口位宽从 HBM4 的 2048‑bit 拓展至 4096‑bit，单堆栈带宽提升至约 4 TB/s；16 层堆叠条件下单堆栈容量约 80GB（单颗裸片 40Gb），标准预计 2028 年前后正式定稿。

HBM 性能持续迭代，将更好赋能 AI 加速器，最直接的价值便是缓解 “内存墙” 难题。AI 加速器计算性能大约每两年提升 3 倍，但同期 HBM 带宽增速不足 2 倍，内存墙矛盾仍在持续加剧。大语言模型推理的瓶颈往往不在于算力，而在于内存带宽 —— 模型权重与 KV 缓存的数据搬运速度，直接决定 GPU 算力利用率。倘若 HBM 带宽增速无法尽量追赶算力增长速度，大量投入重金建设的算力基础设施，就会陷入 “算力空转、等待数据” 的局面。

需要注意，JEDEC 尚未正式发布 HBM5 标准，目前 HBM5 仍属于原厂路线图中的产品代号，诸多技术细节仍待明确。

第一是混合键合（Hybrid Bonding）的导入节点。为支撑 20 层堆叠，JEDEC 正讨论将 HBM 封装厚度标准，由 HBM4 的约 775μm 放宽至 825~900μm 以上。表面看是放宽物理约束，实则为混合键合的良率爬坡留出过渡窗口。20 层以上堆叠、更高 I/O 密度、严苛的功耗散热条件，最终都绕不开无凸点铜‑铜直接键合（Hybrid Bonding）这一工艺拐点。

第二是基础裸片的 “逻辑化” 演进。自 HBM4 起，基础裸片从 DRAM 工艺切换为逻辑工艺，可承载客户定制逻辑电路；到 HBM5 阶段，基础裸片制程将进一步升级至先进逻辑节点，存储芯片与逻辑芯片的边界持续消融。英伟达对外披露的定制 NVHBM 方案，甚至将内存控制器从计算裸片迁移至 HBM 基础裸片内部。HBM 正从标准化通用器件，演变为与 AI 芯片深度耦合的系统级半定制组件，而 HBM5 将成为这一趋势走向成熟的关键一代。

三星 HBM5 制程规划与产品设计

尽管 HBM5 现阶段仅是三星内部产品代号，但已经能看出三星的重注布局。三星 HBM5 最核心制程选择，是将基础芯片从 HBM4/HBM4E 所用 4nm 节点，直接升级至自研 2nm GAA 工艺。三星代工事业部技术开发室负责人 Koo Ja‑heun 在 7 月 27 日首次对外透露：2nm GAA 架构能够实现更高密度硅通孔（TSV）排布，是引脚速率实现突破的关键。

对比 FinFET，2nm GAA 晶体管拥有更优异的静电控制能力，可以同步提升性能与能效。Koo Ja‑heun 表示，HBM5 基础芯片采用 2nm GAA 工艺后，目标运行速度相比 HBM4E 提升 50% 以上，电力效率也将得到大幅改善。

三星为 HBM5 规划 12 层、16 层、20 层三套 DRAM 堆叠方案，预计紧随 HBM4E 之后，于 2028 年前后实现量产，目标下游平台为英伟达 Vera Rubin 之后的下一代 AI 加速器。

三档堆叠并行的菜单式设计，体现出三星对市场分层的判断：

- 12 层：面向容量敏感、成本约束较强的推理与次旗舰平台。当前推理场景在 HBM 整体需求中的占比已经达到 28%‑31%，推理算力占 AI 总算力比重超过 60%，成本模型和训练场景存在明显差异；

- 16 层：下一代主流平台主力规格，延续 HBM4E 已经验证成熟的 16 层技术路径，在工艺成熟度与存储容量之间取得平衡；

- 20 层：代表性能、容量的天花板配置，高度考验混合键合与超薄裸片工艺。SK 海力士也公开提及，MR‑MUF 技术在 20 层以上堆叠存在物理瓶颈，20 层以上赛道的竞争本质就是键合工艺的比拼。

针对多层堆叠带来的散热难题，工程层面 HBM5 将沿用并优化 HBM4E 已经验证的热路径块（Heat Path Block）散热结构，直面高温痛点。该方案与 SK 海力士 iHBM（在基础裸片内部嵌入导热绝缘块体）、美光的基础裸片电路重设计，形成三条不同技术路线。三者测试手段、衡量口径并不统一，还需要封装级实测数据完成横向对比，但围绕散热开展架构设计，已经成为行业共识。

相比单款产品参数，三星本次峰会完整阐释的C.U.B.E 战略框架更值得关注，四个字母分别代表 Capacity（容量）、Utilization（利用率）、Bandwidth（带宽）、Efficiency（效率）：

-容量：依靠垂直堆叠扩展，在不增加 PCB 占用面积前提下提升存储容量；

-利用率：3D 存储不只是简单堆叠层数，而是优化架构、逻辑与存储单元排布，降低数据访问延迟；

-带宽：依靠垂直高速通路替代横向数据通道，缩短裸片之间传输距离；TSV 技术把数据传输距离从厘米级压缩至数十微米；

-效率：聚焦功耗与热管理，从比特维度降低数据搬运能耗，最大化每瓦性能。

依托这套框架，三星清晰划分产品矩阵定位：HBM5、zHBM 面向服务器端 AI 加速器，zNAND‑O 主打端侧设备场景，三条产品线定位互不重叠。

zHBM（Zero‑distance HBM，零距离 HBM）是三星路线图中颠覆性产品。传统 HBM 方案，内存与 AI 加速器（xPU）并排布置在硅中介层之上；zHBM 则直接将存储堆叠放置在处理器上方，通过极大缩短数据传输路径，同步拉高带宽与能效。三星给出的性能目标：性能达到 HBM4E 的 8 倍（约为 HBM5 的 4 倍，概念上领先两代），单瓦性能提升 3 倍，热阻下降 75%‑90%，预计 2029 年之后推出。三星已经在 FMS 2026 展会上展出业界首批 zHBM 概念样品。

倘若 zHBM 实现商业化落地，其影响将不止局限于存储本身，还有望重构供应链，降低对台积电 CoWoS 等 2.5D 先进封装产线的依赖，缓解当前动辄超过 12 个月的封装交期压力。但技术挑战同样突出：将 DRAM 堆叠放置在处理器这一主要热源正上方，会产生复杂热耦合问题。三星虽然展出横向散热结构概念，但尚且缺少规模化商业化的良率数据支撑，这也是 zHBM 被定位为 2029 年后远期技术储备的核心原因。

结语

三星 HBM5 相关战略，不只是一次单纯的技术迭代，更是对 AI 时代算力基础设施的重新规划。凭借 2nm GAA 工艺、20 层堆叠、HPB 散热结构搭配 C.U.B.E 战略框架，三星正在搭建面向未来的 AI 存储技术体系。

经历 HBM3E 时代的市场失利之后，三星选择以 “存储 + 自研逻辑工艺 + 先进封装” 全栈垂直整合模式正面入局。2nm 工艺打造的基础裸片，是这场技术博弈最重要筹码：一旦成功，将构筑对手难以复制的代际优势；倘若不及预期，则要承担先进工艺带来的高额资产折旧，再次陷入被动。而良率管控，正是横亘在三星面前最大的现实考验