问问那些在7纳米或更小工艺流程中完成流片的设计经理，什么事情让他们夜不能寐，你很少会听到具体的bug。你听到的更多是挥之不去的担忧：在数亿个实例的数据库中，某个bug可能隐藏着——而且只有在掩模切割完成后才会显露出来。

西门子EDA（Siemens EDA）设计验证技术副总裁兼总经理 Abhi Kolpekwar 表示，目前首次流片成功率（应该指的是基于尖端制程工艺的芯片）正在下降，已经从 2020 年的 32% 和2022 年的 24% 下降到 2024 年的 14%。

十年前，芯片重制就已经很痛苦了。如今，它甚至可能直接扼杀一个项目。尖端掩模组的成本高达数千万美元，晶圆厂的订单排期长达数月，而人工智能加速器或汽车零部件的市场窗口期充其量也只有几个季度。一颗需要重制整层芯片的芯片，不仅仅是烧钱——等到第二次重制完成并交付时，插槽可能已经属于其他人了。

行业自身的数据也印证了这一点。多年来的验证调查显示，只有少数ASIC项目能够率先实现芯片的正常运行，而且随着制程节点的缩小，这一趋势并未得到改善。大多数团队已经运行着庞大的回归测试集群，因此“增加验证次数”并非真正的问题所在。更值得探讨的问题是，为什么同样的缺陷类型不断出现在芯片上，一个又一个项目都是如此——以及需要从结构上做出哪些改变才能彻底杜绝这种情况。

首先来看成本曲线。已公布的行业估算数据显示，28 纳米制程的 SoC 总设计成本（从架构设计到验证）约为 5000 万美元，而 5 纳米制程的成本则超过 5 亿美元（图 1）。在大多数先进制程项目中，验证和软件开发加起来就占了预算的一半以上。

导致事态升级的有三件事，而这三件事都不利于第一次尝试就取得成功。

首先是状态空间。现代SoC拥有数十个时钟域、多个具有动态电压和频率调节功能的电源岛、缓存一致性互连，以及必须能够抵御蓄意滥用（而不仅仅是功能意图）的安全逻辑。无论调校得多么出色，约束随机仿真只能采样到可达状态的一小部分。而那些漏网之鱼恰恰是仿真最不擅长处理的：多域极端情况、部分掉电期间的复位时序问题、互连线上罕见的协议交错等。

第二点是物理因素。在7纳米及以下制程工艺中，时序签核早已不再是后端形式上的步骤。即使静态时序已闭合，一旦IR压降出现，芯片在硅片上仍然可能失效；此外，老化和自发热也会在产品生命周期内不断改变时序裕量。汽车应用在此基础上增加了额外的限制——ASIL-D器件必须证明能够检测并控制随机硬件故障，因此安全机制本身（ECC、锁步、内置自检）也需要进行详尽的验证。

第三个因素是进度。市场总是优先支付最先交付的产品，而这种压力在项目后期最为显著——这恰恰是那些最不吸引人的工作所在：带有反向注释时序的门级仿真、针对UPF意图的低功耗验证、最终的DRC豁免审查。当必须做出妥协时，通常就是这些环节之一。芯片开发后的调试日志也以令人沮丧的频率证实了这一点。

面对这一切，人们的第一反应往往是增加计算资源和测试。但这样做收效甚微，因为主要的故障模式并非源于资源投入，而是结构性问题。

首先，验证开始得太晚了。很多程序只有在RTL代码“基本稳定”之后才开始进行认真的验证——而此时架构上的模糊之处早已固化到代码中，验证计划最终变成了从设计中逆向工程而来，而不是从规范中推导而来。代码覆盖率变成了一种报告工作，而不是真正指导开发工作的手段。

交接环节是另一个问题。当前端设计、验证、DFT（可测试性设计）和物理设计各自独立运行——有时甚至由不同的供应商负责——每个团队都只关注自身的验收流程，而没有人真正负责它们之间的交互。例如，在物理设计后期为了解决动态功耗问题而进行的时钟门控更改，可能会悄无声息地使验证团队几个月前验收的假设失效。根据我们的经验，这些环节正是芯片缺陷的温床。

DFT（设计可测试性）往往被忽略。扫描插入、内存内置自测试 (BIST) 和边界逻辑等在项目后期才匆忙添加的测试，经常会破坏时序收敛，有时甚至会导致功能失效。在进度压力下，测试覆盖率目标会被压低——而两年后，这种妥协会在产品反馈中显现出来。

然后，最终的验收就变成了一场谈判。流片前的最后几周应该是整个项目中纪律最严谨的阶段。但在截止日期的压力下，这段时间往往纪律最差：各种免责声明堆积如山，却无人指明责任方；“已知问题”清单不断增长；而准备就绪审查也沦为形式，因为流片日期早在数据收集完成之前就已确定。

那些总是能率先拿到芯片的团队，并不一定拥有规模更大的回归测试集群。他们的工作组织方式不同。让我们来探讨一下反复出现的三个原则。

一、左移验证——真正地，而非名义上地

在 RTL 代码编写之前，根据规范编写验证计划，并将其视为可执行的契约。将形式化属性检查放在流程的前端，针对仿真最薄弱的逻辑部分：仲裁器、复位控制器、时钟域交叉、电源时序状态机、安全机制。Lint、CDC 和 RDC 分析应该在每次 RTL 代码提交之前进行，而不是作为流片前的清理工作。通过持续的回归测试和覆盖率反馈，验证不再是一个阶段，而是成为团队开发方式的一部分（图 2）。

经济效益本身就足以说明问题。在RTL级别发现一个bug需要花费工程师一天的时间。同样的bug在门级发现则需要数周的调试和一次工程变更通知（ECO）。在芯片层面，它会导致一次掩模印刷和四分之一的工期延误。

二、从 RTL 到 GDSII 统一所有权

物理可行性应从首次布局图试验阶段就纳入RTL设计，而不是等到网表交付时才去考虑。早期综合和试布局布线运行会暴露RTL架构中尚不成熟的表面拥塞、时钟树和IR问题，而这些问题当时还只是架构决策，而非危机。DFT架构——扫描链、压缩、MBIST控制器——应包含在微架构规范中，因此测试结构从一开始就应该设计进去。无论是由内部团队还是设计服务合作伙伴完成这项工作，要求都是一样的：必须有一个负责人对从规范到流片数据库的整个路径负责，确保所有假设都不会落入各个部门之间的信息孤岛。

三、将流片完成度视为一道关卡，而非一个日期

我们观察到，预测首次测试成功与否的最强指标，是由未参与测试工作的工程师进行的严格准备情况审查。该审查应涵盖四大支柱（图 3）：以覆盖率目标而非测试数量衡量的验证完成度；所有测试点和测试模式下的物理验收，且无任何无人认领的豁免；基于实际测试用例集而非预测结果验证的 DFT 指标；以及具有可审计变更历史的冻结版本化数据库。如果任何一个支柱未能达标，测试日期就会延后。能够按时完成测试的团队，其芯片产量会低于那些按时完成测试的团队。

先进工艺节点的首道芯片成功并非偶然，也无法再靠蛮力实现。它源于从规范第一行开始就精心设计的流程，旨在从结构上杜绝任何疏漏——并且需要内部团队或合作团队始终坚持这种严谨性，直至最终流片完成。