从6.0到7.0，从存储到AIDC：不起眼的PCIe，正全球“大爆单”？

电子发烧友网报道从2022年1月的PCIe 6.0到2025年6月的PCIe 7.0，PCIe（Peripheral Component Interconnect Express）的单个版本迭代已走过了3个多年头。伴随着7.0版本的出世，PCIe也有了更大的底气，能够在从存储、AI数据中心到光互连等一系列热门应用场景中，发挥出远超以往的技术优势。

当下，正值全球存储疯狂涨价、AI数据中心“大爆单”以及光互连概念大热的高潮期，PCIe作为这几大应用场景中不可或缺的关键技术，也跟随着市场的大爆而“一路狂奔”。并通过版本的加速迭代，持续引领全球存储、AI数据中心以及光互联等领域向更高水平发展。

或许很对人对PCIe尚不熟悉，实际上，PCIe可以被看作是潜藏在 AI 服务器内部的一条看不见的高速公路——从 GPU 到 DPU 智能网卡到 NVMe SSD，所有高性能部件都靠它实现互联。最初，PCIe是由 Intel 在 2001 年提出，是一套点对点串行计算机扩展总线标准。但它却在二十多年的发展历程中几乎没有任何竞争对手——从 PC 显卡到服务器 NVMe SSD，从 GPU 到 DPU，从 AI 加速卡到 CXL 内存池化，所有需要高带宽的点对点互联场景，最终都汇到了 PCIe 这条主干道上。

从 2003 年 PCIe 1.0 的 2.5 GT/s ，到 2025 年正式定稿的128 GT/s的 PCIe 7.0 ，再到 0.5 草案中的 PCIe 8.0 256 GT/s。二十二年间，PCIe共演进出了8代规格，其单通道速率也翻了 102 倍。

如果详细追溯其发展史，可以发现，PCIe 的演化有一条十分清晰的脉络——即1.0 到 3.0版本是“点对点串行替换并行 PCI”的奠基期；4.0/5.0 版本是 NRZ 时代的两次翻倍，直到5.0 版本，传统NRZ编码到达最终巅峰；6.0版本则切换到 PAM4 新赛道；7.0版本则沿用了 PAM4 并引入光互连；8.0版本正式开始向 TB/s 时代冲击。

其中颇为值得一提的是，PCIe 5.0到6.0版本的切换，这次迭代可以说是PCIe发展史上最剧烈的一次底层变革。它不同于以往几个版本挤牙膏式的简单升级，PCIe 5.0到PCIe 6.0版本，是从调制编码、纠错机制、数据包架构到信号均衡体系、误码标准上的全方位重构，这也让PCIe 6.0版本成为从物理层到协议层上的一次全面革命。

PCIe 6.0的几大重点创新与变化（资料来源：电子发烧友网整理）

PCIe 6.0 能够提供 64 GTps 的数据传输率，相比 PCIe 5.0 的 32 GTps 翻了一倍，更是显著超过 PCIe 2.0 的 5 GTps。这些改进与 AI/ML、云计算和大数据分析的发展保持同步，其中高带宽和低延迟至关重要。

从以上表格中可以发现，PCIe 6.0最突出的一个特性变化便是使用了 PAM4（四电平脉冲幅度调制）。6.0版本放弃了沿用数十年的 NRZ 编码，全面采用PAM4 四电平调制技术，传统的 NRZ（不归零）编码每个时钟周期传输一比特逻辑信息，而 PAM4 使用四个不同的电压电平，每个周期可以传输两比特逻辑信息。这样一来，PCIe 6.0 能够在不增加带宽消耗的情况下将数据传输率提高一倍，这一点至关重要，因为现代工作负载需要效率，但又不能压垮现有的基础设施。

随着如今数据需求的增加和应用的逐步成熟，PAM4 调制已俨然成为了一项基础技术，它不仅体现在 PCIe 6.0 中，还体现在7.0甚至8.0的版本更迭中。它能够在不扩大带宽的情况下显著提高数据传输率，所以是带宽效率至关重要的环境的理想选择。

毕竟，高性能计算 (HPC) 和 AI/ML 等应用程序往往需要处理大量的数据集，对减少延迟的要求极高。PAM4 通过使吞吐量翻倍来实现这一目标，因此非常适合带宽占用大的工作负载。不过，这项技术也存在一定的挑战，PAM4 的多个电压水平对噪声往往会更加敏感，因此在高速传输下保持数据准确性将变得更加困难。

不同于PCIe 5.0到6.0的跨越式升级，PCIe 7.0则是完全继承了 6.0 版本的 PAM4 编码、Flit 固定帧、FEC 纠错、全新均衡架构，核心升级聚焦于物理频率。7.0版本将奈奎斯特频率从16GHz翻倍至32GHz，结合成熟的PAM4调制，直接实现了 128GT/s 传输速率、x16 双向 512GB/s 极致带宽，能够充分满足AI大模型集群、1.6T 以太网、量子计算、全域超算的海量数据互通需求。

PCIe 7.0的几大重点创新与变化（资料来源：电子发烧友网整理）

但这种改变也存在一定的代价，即信号环境进一步恶化：眼图参数持续缩水、通道损耗预算极致收紧，铜缆传输距离被严格限制在短距范围。

不过，未来PCIe 7.0的大规模落地，将会以光电共封装、光纤互联为核心，摆脱传统铜介质的传输物理极限。同时，7.0 版本在6.0版本基础上升级了增强型FEC与链路加密机制，在超高带宽下兼顾数据安全与链路可靠性，也十分符合AI数据中心长期演进的终极形态。

如今，全球各主流半导体产业链厂商均围绕PCIe 6.0和PCIe 7.0开发了各种创新性的解决方案。比如Cadence早前就推出了经过台积电验证的PCIe 7.0 IP，支持128GT/s速率，BER（误码率）性能超过规格要求100倍以上，同样具备充足的JTOL裕量；再比如在不久前的PCI SIG PCIe 6.x研讨会上，Tektronix也成功支持了全部三大GoldTestSuites（64GT/sLEQ、64GT/sTx/PLL及32GT/sLEQ），并展示了高度稳定的TekExpress和TekRxTest自动化软件；国内如澜起科技也于今年1月发布了PCIe 6.x/CXL 3.x的AEC解决方案，且披露了当前正在积极推进PCIe 7.0 Retimer及PCIe Switch芯片的研发等信息。

未来，随着PCIe 7.0版本相关应用的不断成熟，加之8.0版本的到来，PCIe的应用场景将不止局限于传统的CPU、GPU、FPGA、SSD等计算和存储设备端。更将在在已经验证的可插拔光模块、板载光学器件、共封装光学器件以及光纤传输等热门领域，创造出远超以往的市场价值